Добрый день,

на днях отдал в печать первую свою плату с LPDDR2 ( https://www.arrow.com/en/products/edb8132b4...cron-technology ) и Cyclone 5 SoC. Память - одна планка с 32 битной шиной.

Запутался в документации, обчитался и в Альтере, и Jedecах и в Микронах, вроде не могу найти опровержения, что я не прав, но и ни одного вменяемого дизайна не нашел, где бы было бы написано как правильно...

Теперь гложат сомнения, правильно ли я сделал, а именно:

1. не поставил ни одного терминирующего резистора на CA и DQ, вроде не надо если одна планка?
2. половину напряжения из 1.2В получал из TPS51200, но так как резисторы не нужны были, то VTT никуда не подключен, а VREF=0.6В из TPS51200 подключил на VREFCA, VRefDQ и все Vref6A,B,C в процессоре, через ферритовые бусины ессно,
3. DDR-ODT_0 и DDR-ODT_1 на процессорной части никуда не подключил (и DDR_RESET тоже) - то есть в воздухе висят,
4. из резисторов на плате имеются только ZQ0 и ZQ1 на памяти и RREF_TL на плиске.

Скажите, пожалуйста, правильно ли / можно ли так? И если что-то не правильно или не разумно, пожалуйста, скажите, как надо!

Спасибо!

ИИВ

DDR-ODT_0, DDR_RESET при одном чипе должны быть подключены, проверьте. И какой конкретно чип то ?

Спасибо большое за ответ!!!


Скажите, пожалуйста, а куда в памяти их подключать, если у планки памяти таких ног-то нет? Пины эти выведены, если их как-то подключить можно (только куда???), возможно проброшу... если нет, то еще можно с небольшим убытком перезаказать...


Память одной планкой 8ГБит, ее даташит http://static6.arrow.com/aropdfconversion/...elpddr2.pdf.pdf

Процессор, то есть плиска с процессором Cyclone 5 SoC, планировал проверять разводку и базовую функциональность на 5CSEBA2U19C8SN, а работать на 5CSEBA5U19C8N их пинауты одинаковы и доступны по ссылке https://www.google.de/url?sa=t&rct=j&am...ba2.xls&usg

Спасибо!!!

Не надо.


Зачем ставить источник VTT в дизайн, где VTT не используется? REF'ы можно и резисторными делителями сформировать.


Пусть висят.


В инструкции еще упоминается pull-down на CKE.

Огромное спасибо, aaarrr!!!


да тормоз потому-что, срисовывал дизайн у терасика с DE10-SoC борды, там tps512 использовалась, а так как не был уверен, что делителем хватит, сделал именно так... В следующей разводке поставлю делитель.


ой... вот ведь видел когда инструкцию на планку памяти читал, но забыл... Огромное спасибо!!! Кстати, похоже навесным смогу зарихтовать, если без них не запустится, так как у меня переходное на эти ноги рядом с земельным полигоном стоит и резистор туда на раз ставится.

Никогда не понимал людей, которые берут плису со встроенным процом. Вы же понимаете, что проц Вам достается третьесортный и по стократной цене, по сравнению с отдельно рядом стоящим ?

Разве что габарит ?

Действительно не понимаете. Кроме габарита есть ещё другой аспект - взаимодействие процессорной части и ПЛИС. Там внутри несколько AXI шин, только непосредственно между HPS и FPGA две 64-разрядные (по одной в каждую сторону) и одна 32-разрядная (AXI-Lite) - это в CycloneV SoC. у Zynq7000 чуть иначе, но примерно то же самое. Всё это может работать в том числе и в в связке с DMA. Все интерфейсы синхронизируются по внутренним клокам. Посчитайте потоки. Там между процессорной частью и ПЛИС более 3000 физических сигналов. Какой внешний процессор с ПЛИС может конкурировать с интегральным исполнением по скорости, габаритам и энергопотреблению?

Что касается третьесортного процессора по стократной цене - откуда взято? Процессор вполне себе - Cortex-A9, два ядра, 512к кэша. А цена там не процессором определяется, а ёмкостью ПЛИС в первую очередь, это хорошо видно по зависимости цены от оной ёмкости.

А зачем если не секрет Вам такое количество соединений ?
Процессор то мертвый, он в ЦОСе в realtime дай боже чтобы сто мегабит прокачал... Да и вообще в чем угодно.
Жесткая синхронизация ко времени процу, что под lin живет рядом с ПЛИС тоже ни к чему - все жесткое время должна ПЛИС отработать и буферизовать...

А если Вы свитч имеете в виду, то
1. Это по деревенски можно (и нужно) делать просто на ПЛИС
2. А если не по деревенски, то доставать Broadcom/etc...который дешевле в 100 раз и мощнее во столько же

Ну он конечно почти супер. Но Allwinner что немного лучше 6$ стоит. Ну и без китайцев даже, iMx6 сколько ? 20$ ? 30$ ?

dxp все верно пишет, вы действительно не понимаете. Вероятно далеки от подобных проектов, полько читали. ПЛИС еще как и к чему, там есть свои инжины, их производительность по задачам выше, чем то что могут дать те Cortex-A9 рядом стоящие. Выигрыш бесспорный по потреблению, призводительности. Нужно понимать что цинки для своих тяжелых проектов, не для тех что бы светодиодиком мограть.

Если не секрет, вы сами то использовали "цинки для своих тяжелых проектов"? И если да, то какой у вас получился трафик по шине AXI между HPS и FPGA?

Теория не интересует. Интересуют реальные цифры. Теорию я и сам могу посчитать.

С чего взяли, что мёртвый? Вы освоили NEON3 и сравнили с другими DSP?

Кроме того, тяжёлые вычисления как раз выполняются ПЛИС, а процессор загружает туда задания и собирает "урожай", в этом контексте вполне себе нормальный поток может потребоваться и интерфейсы это обеспечивают. На плате собрать подобную систему выйдет (если выйдет) энкратно дороже.


Процессорная система (HPS Altera, PS Xilinx) != процессор. Процессорная система сама по себе вполне SoC, в ней кроме проца куча разной (тяжёлой и лёгкой) периферии, которая может свои потоки первично отправлять в ПЛИСовую часть, а процессор после забирать результаты обработки. Например, поток с гигабитного изернета идёт на ПЛИС, где реализованы ARP, IP, UDP и обработка данных пакетов, а потом процу уже отдаётся результат. Потоки управляются DMA и сопровождаются системой прерываний.

В общем, идея в том, чтобы разгрузить процессор от рутины - организовать в ПЛИС набор необходимых кастомных "сопроцессоров". Т.е. создаётся гетерогенная система, гибко адаптируемая под целевую задачу.



Вы забыли ПЛИС добавить. Добавьте и сравните?

Самый дешевый Zynq на 192k LE стоит 780$, при том, что Cyclone 10 на 220k LE стоит 282$.

PS. XCZU4CG это, конечно, не Cortex-A9, но Zynq'ов с Cortex-A9 на 200к LE я почему-то не нашел..

PPS. Нашел XC7Z035 на 275к LE по цене 953$.

Прекрасная идея, раньше мне самому покоя не давала. Но программисты почему-то любят cuda toolkit гораздо больше, чем opencl.


интерфейсы это ФИЗИЧЕСКИ обеспечивают. Но проца этого имхо для любых серьезных задач очень мало. Насчет энткратно сумлеваюсь.


А что для arp stm32 за 5$ недостаточно ?
А по udp какую предельную скорость Вам удавалось получить ?
У меня вот программисты corei3 3.4 ГГц на udp смогли догнать до 700 МБит, если не ошибаюсь, а дальше сдулись.
Ну про IP я вообще молчу.
Насколько этот ARM слабее ?

Не понимаю, почему тоже самое нельзя сделать с отдельными корпусами и на 2 интерфейсах всего: на Eth и spi. Для этого проца это верх возможностей.
Один я вижу аргумент: габарит.


Я не забыл, у меня они во всех платах стоят. Разные, в зависимости от задач: от средней сложности до 10 долларовых.

А почему нужно именно на 200к? И потом вы сравниваете не очень сравниваемые вещи - LE в десятом циклоне совсем != LE в седьмой серии зайлинкса. Полагаю, что вендор проектирует свои СнК, стараясь сделать сбалансированную связку, и ставить здоровенную ПЛИС с не самым мощным процессором не будет. А так можно далеко зайти - взять Stratix10 + AVR и сказать: "Ну, и где аналогичная СнК?"


Для ARP достаточно, для UDP на гигабите недостаточно.


957 Mb/s чистого трафика по UDP.


Вот прямо сейчас мой старенький AMD Phenom II 3 ГГц, образца 2010 года качает несжатый поток с камеры, 452 Mb/s, несложная обработка (построение гистрограмм кадров, вычисление основных параметров видео и автоматическая регулировка, в т.ч. путём управления временем накопления ПЗС матрицы и PGA CCD процессора - по обратному каналу) загрузка CPU 15-17%. В реальном приборе у нас два канала, второй канал даёт поток поскромнее (тепловизор 640х480) - порядка 122 Mb/s, т.е. суммарный поток 575 Mb/s. Все потоки указаны "чистыми", т.е. это пользовательский трафик, без накладных сетевого стека.

На тестовых потоках без проблем льётся по 957 Mb/s в каждую сторону (loop).



Не понял. Вообще-то, UDP живёт поверх IP. Может быть вы с TCP спутали?


Полагаю, что Cortex-A9 на 800 МГц будет послабее даже старого 4-ядерного AMD на 3000 МГц. Но у него есть ПЛИС. На камере цепочка MAC-IP-UDP-... выполнена как раз на ПЛИС, процессор не загружен срочными металовками в реальном времени.


Почему нельзя? Можно. В текущей камере у нас именно так и сделано: Cyclone IV + Blackfin. Но уже давно испытываем ограничение - скоростной обмен данными между ПЛИС и процессором возможен только через внешнюю SDRAM, а прямая связь через асинхронную шину. Для управления MMR это годится, но для обмена потоками данных - нет. Из-за этого приходится слишком много реализовывать сугубо на ПЛИС, а кое-что было бы удобно перекинуть процу.

Ну просто потому, что у нас многоканальный SDR практически полностью использует ресурсы XC7A100 и есть ещё внешний процессор.
Была идея раза в два - три увеличить число каналов и перейти на Zynq.
Не сложилось..


Хотите сказать, что если десятый циклон в три раза дешевле, то и LE у него в три раза хуже?

респекты. Как, если не секрет, Вы этого добились ? У Вас linux ? jumbo фреймы ?


Да, я имел в виду TCP/IP.


я так понимаю система зрения БП...


бррр. Чтобы не заниматься такой жутью, года 3 назад я накупил целый мешок китов apq8064.
Тоже мечтал про gpu.
Не срослось.

К тому, что раздельная связка ПЛИС + процессор даёт куда большее разнообразие вариантов, нежели СнК, возражений не имею. СнК - не панацея и не решает всех задач. Я вступил в дискуссию, не согласившись с тем, что СнК - это только габарит.

Меня, кстати, больше волнует вопрос энергопотребления. Текущая связка циклона с фином позволяет получить весьма экономное потребление (тепловизионная камера 640х480 потребляет порядка 1 Вт), и есть некоторое сомнение, что на том же цинке (даже мелком) будет лучше. На практике проверить пока не могу.


Во сколько раз хуже, не берусь судить, подколку понимаю и принимаю. Но согласитесь, "классический" LE с LUT4, не так-то просто сравнивать со slice на LUT6. Они там приводят некие LCELL'ы, которых в действительности не существует, для того, чтобы как-то выразить эквивалентную ёмкость. Но это сферические LCELL'ы, имхо. Ведь структура классического LE и того же ALM у альтеры очень сильно отличается, и кроме ёмкости ещё есть быстродействие и ресурсы трассировки внутри элемента. При требованиях по скорости на дешевых ПЛИС придётся городить конвейеры, что съест ресурс... Да вы это получше меня знаете.

В общем, однозначного ответа нет, и более современные, быстрые и дорогие ПЛИС не во всём лучше дешёвых и медленных, иначе бы последние просто не выпускали. Всё зависит от задачи. В вашем случае не сложилось. В другой раз может сложиться. СнК дают определённое преимущество в ряде задач, и это далеко не только габарит.

Вы, возможно, не обратили внимание, но я дал ссылку на Cyclone 10 GX:
Нажмите для просмотра прикрепленного файла
IMHO, TSMC 20 nm едва ли хуже, чем TSMC 28 nm..

Ну и LUT там 8-ми входовой..

Да не, обычные стандартные фреймы (1472 байта UDP), jumbo заметного прироста не даёт, геморроя больше. Хост - да, linux, пришлось только длину буферов UDP выставить. Магии особой нет. Софт, который принимает поток, парсит протокол (там у нас с камеры поток по своему протоколу летит - видео, телеметрия, метаинформация и т.д.) и формирует уже видеокадры, писал товарищ мой на С++, моя часть оконечная. Приём собственно потока UDP он сделал на Qt сокетах. Софт у него получился кроссплатформенным, успешно работает на винде, линуксе и даже на маке запустили ради прикола - работает, блин, не тормозит!

Успех, считаю, достигнут благодаря тому, что чел хорошо понимает тему и аккуратно всё написал, хотя программа не простая - куча потоков, семафоров и прочего подобного.



Двухканальный прибор наблюдения с удалённым постом оператора.

dxp что за камера, если не секрет? Что то мало потребляет, у нас под 2 ватта.

Тепловизионная (про неё 1 Вт) - своя, на микроболометре формата 640х480@17um.

Своя вероятно дешевле, у нас подороже, из вторых флиров.
У вас 14 бит или менее?

Свою трудно сравнивать с покупной. У нас серии нет, поэтому чисто купить стороннюю было бы дешевле. Тут дело в другом: у нас камера - не отдельный компонент, а как бы базовый элемент, на котором строится и весь остальной прибор.

АЦП, который сигнал с матрицы берёт, да, 14-разрядный, в процессе обработки диапазон ужимается, на выходе обычно хватает 10 бит.

P.S. Мы, похоже, в офтоп угубились.

третьесортный или еще какой сортный, но даже дохлый 8-ой грейд на лапаке дает на двух ядрах 1ГФлопс на двойной точности (пиковая по даташитам 2.4ГФлопса). Если сравнить хотя бы с очень хорошо вылизанным и заточенным под вычисления Интел-Эдисоном (который из-за чрезмерной производительности канул в лету) то на нем я получал меньше - около 700МФлопсов (пиковая по даташитам 1.5ГФлопс). А когда у вас есть часть вычислений, которые хорошо ложатся на архитектуру плиски, а часть - на процессоре, то быстрая связка процессор-плиска просто нужна.

Я сейчас перетаскиваю проект архитектуры: Cyclone 5 + Intel Edison на архитектуру Cyclone 5 SoC + LPDDR2 + RGMII + SDCARD, и, вижу реально следующие достоинства:

1. ширину платы смог с 27мм до 21.5мм уменьшить (мне было очень критично), сильно уменьшился объем корпуса со всей электроникой и даже общая площадь платы слегка уменьшилась,
2. поднялась производительность процессора, упростилось написание и оптимизация численной части для процессора,
3. на порядки поднялась скорость обмена плиска-процессор, на порядки уменьшилась латентность таких обменов,
4. слегка уменьшилась цена компонент,
5. ожидаю, что в полтора раза упадет потребление питания.

Да, конечно повысился гемор по разводке, так как все самое ужасное раньше сидело внутри Интел-Эдисона, и теперь все это самому пришлось развести.