При компиляции example проекта с коркой DDR SDRAM Controller with ALTMMPHY CYCLONE3 получаю собщение об ошибке
Цитата
Error (169012): Output or bidirectional pin mem_addr[4] in pin location C19 (pad_282) is too close to VREF pin in pin location D17 (pad_281)
Error (169012): Output or bidirectional pin mem_addr[3] in pin location D19 (pad_283) is too close to VREF pin in pin location D17 (pad_281)
Error (169012): Output or bidirectional pin mem_addr[4] in pin location C19 (pad_282) is too close to VREF pin in pin location D17 (pad_281)
Error (169012): Output or bidirectional pin mem_addr[3] in pin location D19 (pad_283) is too close to VREF pin in pin location D17 (pad_281)
Error (169012): Output or bidirectional pin mem_addr[3] in pin location D19 (pad_283) is too close to VREF pin in pin location D17 (pad_281)
Error (169012): Output or bidirectional pin mem_addr[4] in pin location C19 (pad_282) is too close to VREF pin in pin location D17 (pad_281)
Error (169012): Output or bidirectional pin mem_addr[3] in pin location D19 (pad_283) is too close to VREF pin in pin location D17 (pad_281)
QUARTUS13.1.
16 бит данных DQ0-DQ15 и DQS размещены в банке 8. Адресные и контрольные сигналы размещены в банке 7, в котором размещен VREF pin, указанный в сообщение.
Нажмите для просмотра прикрепленного файла
16 бит данных DQ0-DQ15 и DQS размещены в банке 8. Адресные и контрольные сигналы размещены в банке 7, в котором размещен VREF pin, указанный в сообщение.
Я так понимаю, VREF pin появились в этом банке появились из-за синхросигналов mem_clk, mem_clk_n, которые которые номинально bidir , в проекте же они используются как выходы . А выходы sstl вроде не требуют VREF.
Искал во всех мануалах, но нигде не нашёл ограничений на размещение в зависимости VREF!
Как можно избавиться от этой ошибки не изменяя расположения сигналов?
