Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: interface в SystemVerilog
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Языки проектирования на ПЛИС (FPGA)
Dantist2k17
Добрый день.

Возможно ли обращение к внутренним регистрам DUT сквозь иерархию?

Например.
В теле описания interface connect обращаться к регистру ff_a. Из файла TestBench обращение выглядело бы следующим образом: DUT.COUNTER.ff_a

Возможно ли нечто подобное реализовать из interface connect?



FakeDevice
В SystemC подобное делал с помощью функций типа observe_foreign_signal. Возможно, существует что-то аналогичное и для SV?
bambr
Я в таких случаях создаю интерфейс debug_probe_if. В тестбенче подключаю его выходы через иерархию, и соответственно к тестам как обычный интерфейс.
Dantist2k17
Цитата(bambr @ Jan 11 2018, 12:21) *
Я в таких случаях создаю интерфейс debug_probe_if. В тестбенче подключаю его выходы через иерархию, и соответственно к тестам как обычный интерфейс.

А почему бы и нет. Спасибо.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.