Проект новый, legacy кода нет.
Необходимо знать максимально из списка:
- Verilog/SV (VHDL тоже пойдёт, если готовы быстро переучиться)
AXI4-Stream / Avalon-ST
AXI3/AXI4/whatever
DDR IP Core (Xilinx MIG)
PCIe Endpoint
Stream data processing
Используем Git, Confluence, Jira.
Синтез - Vivado.
Симулятор - по желанию.
Можно брать модуль и разрабатывать его как black-box, можно тесно взаимодействовать.
Можно tb писать, можно не писать - напишут другие.
Нам требуется максимальная утилизация FPGA. Максимальные частоты, максимально памяти, вычислений, DDR и PCIe bandwidth.
Если вы - ASIC RTL-инженер, вы тоже подходите. Вы можете взять часть работы, которая не зависит от платформы (fpga vendor/asic), а через некоторое время появятся задачи для ASIC Design Engineer.
У нас отличный офис, топовые development kits (Virtex Ultrascale+, Zynq MPSoC).
Работа в офисе - да. Место - Москва, Волгоградский пр-т, около м. Текстильщики.
Возможность удалёнки - сейчас уточняется.
ДМС, чай/кофе - да.
Печенек нет - вредно.
Если вы - мидл/профи - вы нам подходите, найдём подходящую часть задачи.
Если вы - джуниор, который желает быстро и многому научиться - тоже найдём задачи.
Зарплатная вилка официально не объявлена, любая разумная цифра - обсуждаема.
mike-fpga@
яндекс.ру