Здравствуйте!
Подскажите пожалуйста, кто действительно работал с IDELAY , как ее можно реализовать на Verilog? можно пример из собственной практики
В документации и в темплейтах не совсем все очевидно
В итоге при попытки применить темплейт, синтаксис не проверяется и ничего соответственно не синтезируется
Пример, - задаю при инстансе .DATAIN(параметр которого нет) и все безошибочно проходит....(
Заранее благодарен