Привет.
Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?
Тактирование портов одним колоком.
Полная версия этой страницы: Одновременная запись в двухпортовую память
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(gosh74 @ Feb 19 2018, 02:15) 
Привет.
Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?
Тактирование портов одним колоком.
Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?
Тактирование портов одним колоком.
Как вариант : http://www.efo.ru/doc/IDT/IDT.pl?48
А вообще читайте доки на FPGA, которая Вам нужна.
Цитата(gosh74 @ Feb 19 2018, 02:15)
Привет.
Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?
Тактирование портов одним колоком.
Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?
Тактирование портов одним колоком.
Правильным подходом было бы оставить этот вопрос в стороне, и сконцентрироваться на том, как такую ситуацию не допустить.
Цитата(lembrix @ Feb 19 2018, 09:16)
Правильным подходом было бы оставить этот вопрос в стороне, и сконцентрироваться на том, как такую ситуацию не допустить.
Разнести на один такт всегда можно...
написать внешнюю логику, которая при совпадении адресов будет давать not ready в сторону одного из портов.
в остальных случаях поведение может быть непредсказуемым как при переезде с одного семейства ПЛИС на другое, так и при обновлении версии САПР.
в остальных случаях поведение может быть непредсказуемым как при переезде с одного семейства ПЛИС на другое, так и при обновлении версии САПР.
Приветствую!
Для точного ответа нужно читать доки на соответствующее семейство FPGA.
Но чаще всего при таком раскладе результат операции write будет неопределен.
Удачи! Rob.
Цитата(gosh74 @ Feb 19 2018, 02:15)
Привет.
Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?
Тактирование портов одним колоком.
Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?
Тактирование портов одним колоком.
Для точного ответа нужно читать доки на соответствующее семейство FPGA.
Но чаще всего при таком раскладе результат операции write будет неопределен.
Удачи! Rob.
Цитата(Maverick @ Feb 19 2018, 10:37)
Разнести на один такт всегда можно...
Я это и имею в виду. Если возможно обращение к одной ячейке одновременно с двух портов, то в проекте должна быть предусмотрена логика обеспечивающая предсказуемый результат.
Спасибо всем откликнувшимся за советы. Буду разносить на такт.
А если по одному порту запись по другому чтение и тактовый сигнал на оба порта один, то коллизий не должно возникать?
А если по одному порту запись по другому чтение и тактовый сигнал на оба порта один, то коллизий не должно возникать?
Приветствую!
Но чаще всего возможны варианты на чтение : READ_FIRST (OLD_DATA), WRITE_FIRST(NEW_DATA), NO_CHANGE, и другие в зависимости от FPGA.
Удачи! Rob.
Цитата(gosh74 @ Feb 19 2018, 14:49)
Спасибо всем откликнувшимся за советы. Буду разносить на такт.
А если по одному порту запись по другому чтение и тактовый сигнал на оба порта один, то коллизий не должно возникать?
Для точного ответа нужно читать доки на соответствующее семейство FPGA.А если по одному порту запись по другому чтение и тактовый сигнал на оба порта один, то коллизий не должно возникать?
Но чаще всего возможны варианты на чтение : READ_FIRST (OLD_DATA), WRITE_FIRST(NEW_DATA), NO_CHANGE, и другие в зависимости от FPGA.
Удачи! Rob.
Цитата(gosh74 @ Feb 19 2018, 02:15)
Привет.
Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?
Тактирование портов одним колоком.
Подскажите, что получится при одновременной записи разных значений в двухпортовую память по одинаковому адресу?
Тактирование портов одним колоком.
У Циклона 1 и 4 Альтеры (с другими не работал) стоит приоритет по какому-то порту, если не изменяет память, по порту В.
Цитата(Jackov @ Feb 19 2018, 18:10)
У Циклона 1 и 4 Альтеры (с другими не работал) стоит приоритет по какому-то порту, если не изменяет память, по порту В.
А действительно, зачем в этом случае с обоих портов писать.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.