Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: как на verilog описать posedge n negrdge
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Языки проектирования на ПЛИС (FPGA)
addi II
Здравствуйте!

Подскажите пожалуйста, кто знает, самый простой способ на verilog описать posedge n negrdge не клокового тактового сигнала

Загвозка как описать предыдущее состояние так чтобы понял синтезатор\
Я как уже не пробовал но вивадовский синтезатор не понимат (
AVR
Цитата(addi II @ Feb 19 2018, 09:10) *
Загвозка как описать предыдущее состояние так чтобы понял синтезатор\
Я как уже не пробовал но вивадовский синтезатор не понимат (

Синтезатор может не понимать, если ПЛИС не поддерживает такой режим работы.
Кто сказал, что там ячейка не работает либо только от posedge либо только negedge?
Flip-fl0p
В простейшем случае находите обычным детектором фронта передний фронт сигнала, и задний фронт сигнала.
RobFPGA
Приветствую!
Цитата(addi II @ Feb 19 2018, 09:10) *
...
Подскажите пожалуйста, кто знает, самый простой способ на verilog описать posedge n negrdge не клокового тактового сигнала

Загвозка как описать предыдущее состояние так чтобы понял синтезатор\
Я как уже не пробовал но вивадовский синтезатор не понимат (
Вы бы чуть яснее объяснили что хотите. А то не только синтезатор но и экстрасенсы в замешательстве.
Вам нужно выделить фронты входного сигнала din? Если да то тогда так:
Код
logic din_old;
logic din_pos;
logic din_neg;

assign din_pos =  din && ~din_old;
assign din_neg = ~din &&  din_old;

always_ff @(posedge clk) begin
  din_old <= din;
end

Естественно предполагается что din уже засинхронизирован на clk.

Удачи! Rob.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2024 Invision Power Services, Inc.