Порекомендуйте книги по верификации проектов FPGA, желательно на английском языке.
Также интересует, какое специализированное ПО используется для разработки и запуска тестов, помимо симуляторов Verilog/SV, и любые книги/сайты, посвящённые этому делу.
Интересует верификация сложных проектов, связанных с обработкой сигналов (возможно, изображений и видео).

При сложных проектах, отладка из проверки "сигналов на диаграмме", превращается в проверку "прохождения данных по проекту". А для этого в симуляции надо гонять достаточно много данных. А потому начинайте изучение с работы с файлами в симуляции. Как читать данные для симуляции из файла, как писать данные из симуляции в файл. Форматы файлов можно взять такими, чтобы их потом можно было легко обрабатывать другими программными инструментами.

testbench.in
verifiacationacademy.com
Systemverilog for verification

uvm Primer

Вообще лучше зайти на амазон и посмотреть все книги по этой теме

Я сейчас так и делаю, но я подумал, что, возможно, есть какие-то другие решения.

В симулинке другой подход, разработка в виде модели, fixed point часть работает в окружении double части, никаких файлов, всё в одной среде работает, удобная визуализация сигналов, фокус на задаче, а не на HDL анахронизмах, HDL лишь промежуточный формат для передачи синтезатору, минуя HDL кодинг и HDL симуляцию.

А в ПЛИС потом как это все запихивать?

Так же как любой HDL запихивается.

Сгенерить HDL из симулинка, после чего запихнуть ее в проект ПЛИС?

Да.

Не очень удобно в плане контроля версий. И кастомный ЦОС из симулинка особо не погенерируешь.

Что это означает и чего не хватает для этого?

Например, если мне нужен децимирующий фильтр с загружаемыми коэффициентами, переменным коэффициентом децимации, использованием предсумматоров для уменьшения количества используемых умножителей, да еще и чтобы работал на частоте 300 МГц, то Simulink вряд ли сможет такое сгенерировать.

Наверное, и FFT Radix-8 Simulink сгенерить не сможет.

Никаких проблем нет сделать такое. Все базовае элементы из которых вы делаете это на HDL присутствуют и в симулинке.

То есть на триггерах ее рисовать? Упаси боже, пусть лучше это делает синтезатор.

Редкость это, чтобы прям вручную на элементах и, или, не нужно было рисовать черезмерно много, и нельзя было использовать групповые операции над векторными сигналами. Даже в этом случае сделал бы сначала упрощенно, а потом оптимизировал на HDL только эту конкретную часть, чем разрабатывать всё на HDL и HDL симуляторах, которые вообще никак не помогают в решении задач ЦОС, а наоборот только мешают.