Встречаем:
https://www.xilinx.com/support/documentatio...all-license.pdf
Полная версия этой страницы: Vivado 2018.1
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Среды разработки - обсуждаем САПРы
глянул whats new,
не густо, из новых кристаллов:
* UltraScale+ HBM
* UltraScale+ RFSоС
* Spartan-7
много фишечек касаемо Model Composer и HLS
Vivado Simulator
• Improve your verification time by visualizing the call stack, the stack frame and scoped variables with three new windows available in Vivado Simulator.
RTL Synthesis
• User encoded states will now persist even if there are DONT_TOUCH or MARK_DEBUG attributes present.
• Reduce DSP utilization in MACs by applying attributes in the RTL or constraints in the XDC file by using the new DSP folding feature.
• Automatically infer Read-Write Address collision glue logic by applying attributes to BRAMs.
- ниочём
...Где-то смогли улучшить Fmax на 4..5%
Из интересного:
* For faster design closure, direct opt_design to target specific timing failures and netlist
complexity.
* If you do not require repeatable results, you can use the route_design -ultrathreads option to speed up the router. Runtime savings are dependent on design and device size.
* Support for Xilinx Virtual Cable (XVC) communication used for remote debugging
* Multiple/Separate Debug Networks - allows users to create physically separate debug networks
не густо, из новых кристаллов:
* UltraScale+ HBM
* UltraScale+ RFSоС
* Spartan-7
много фишечек касаемо Model Composer и HLS
Vivado Simulator
• Improve your verification time by visualizing the call stack, the stack frame and scoped variables with three new windows available in Vivado Simulator.
RTL Synthesis
• User encoded states will now persist even if there are DONT_TOUCH or MARK_DEBUG attributes present.
• Reduce DSP utilization in MACs by applying attributes in the RTL or constraints in the XDC file by using the new DSP folding feature.
• Automatically infer Read-Write Address collision glue logic by applying attributes to BRAMs.
- ниочём
...Где-то смогли улучшить Fmax на 4..5%
Из интересного:
* For faster design closure, direct opt_design to target specific timing failures and netlist
complexity.
* If you do not require repeatable results, you can use the route_design -ultrathreads option to speed up the router. Runtime savings are dependent on design and device size.
* Support for Xilinx Virtual Cable (XVC) communication used for remote debugging
* Multiple/Separate Debug Networks - allows users to create physically separate debug networks
Приветствую!
Успехов! Rob.
Цитата(Doka @ Apr 17 2018, 16:00) 
...
Из интересного:
* For faster design closure, direct opt_design to target specific timing failures and netlist
complexity.
* If you do not require repeatable results, you can use the route_design -ultrathreads option to speed up the router. Runtime savings are dependent on design and device size.
Интересно - надо будет посмотреть что это такоеИз интересного:
* For faster design closure, direct opt_design to target specific timing failures and netlist
complexity.
* If you do not require repeatable results, you can use the route_design -ultrathreads option to speed up the router. Runtime savings are dependent on design and device size.
Цитата(Doka @ Apr 17 2018, 16:00)
* Support for Xilinx Virtual Cable (XVC) communication used for remote debugging
...
Так это вроде и в 17.4 работает - как раз вот дебажу железку в паре тысяч км от меня через XVC и PCIe->AXI_BSCAN....
Успехов! Rob.
Приветствую!
Увы в бочке красивого меда традиционно оказалась ложка (ой ли?) неприятного вещества темного цвета.
При upgrade JESD корки в версии 18.1 перестал работать JESD PHY - нет захвата QPLL, не проходит ресет PHY.
Придется разбиратся
Удачи! Rob.
Увы в бочке красивого меда традиционно оказалась ложка (ой ли?) неприятного вещества темного цвета.
При upgrade JESD корки в версии 18.1 перестал работать JESD PHY - нет захвата QPLL, не проходит ресет PHY.
Придется разбиратся
Удачи! Rob.
Партишензы в Design mode не прикрутили?
У меня при добавлении rtl модуля с hdl атрибутом INTR для IP интегратора - 2018.1 вылетает. В 2017.4 такого не было.
Цитата(Koluchiy @ Apr 25 2018, 20:36)
Партишензы в Design mode не прикрутили?
Похоже, что нет.
В UG905 добавилась такая строчка: without changes from 2017.2.
Псы!
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.