Привет!
Подскажите, люди добрые, как правильно проконстренить нарисованную схему на картинке в вивадо? Один и тот же выход клока подстраивается при помощи drp и есть 2 логических блока - один работает в случае одной частоты, другой в случае второй.
Сталкивался раньше с таким в айсе - ставил 2 bufg перед каждым блоком и прописывал для каждого свою частоту(вивадо оказывается слишком умный для такого и говорит, что несоответствуют заданные частоты). Вариант проанализировать все на самом быстром клоке не подходит - медленная логика не должна анализироваться на быстром клоке.

Если у очень хочется, то можно поставить последовательно ещё какой-нибудь клоковый буфер и прописать тиг ЧЕРЕЗ него, а потом уже действовать по Вашей схеме из айса.

Это рабочий вариант или вокэраунд? Меня интересует как это делать корректно и как это обычно делают люди, сталкивающиеся с такой проблемой

Это чего?

Работать точно будет. Только появятся дополнительный клоковый буфер(BUFH проще всего) и 4 асинхронных фифо - 2 перед блоками логики и 2 в месте перехода на общую частоту. Кстати, в нарисованной Вами схеме BUFG я бы также заменил или на H или на R(не помню только, позволяет ли 7-я серия 2 H в послед). И не забудте абозвать все 3 домена асинхронными.
Лично я не знаю, как по-другому развязать несколько физически связанных домена в вивадо(может плохо искал?) На всякие эксклюзивные/асинхронные группы ей наплевать.

Костыль)


это схема из даташита(я только дорисовал блоки clk1 и clk2), там должен стоять именно bufg - так рекомендует производитель,

https://www.xilinx.com/support/documentatio...g-switching.pdf - вот пример где по идее такая же проблема должна быть, но я не могу понять как ее решили