Подскажите, пожалуйста, возможно ли питание блоков ввода-вывода CPLD MAX 5 подавать с задержкой друг относительно друга? Т.е., скажем, есть 4 банка. Подаем питание. На 3-х банках питание встало одновременно, но разное. На 1-м банке - 3,3В, на втором - 1,8В, на 3-м - 2,5В. Ждем 5 минут, подаем питание на 4-й банк, скажем 3,3В. Потом работаем, через некоторое время отключаем питание на этом 4-м банке и еще через 5 минут(а, может, полчаса) подаем 2,5В. Так можно работать?

А если не секрет для чего такой хитрый режим работы?

Основная цель - подключать одинаковые интерфейсы, но с разными уровнями.

Так что, никто не знает - можно отключать и подключать VCCIO на Max5 при поданных на CPLD напряжениях ядра и остальных банков?

К сожалению мало знаком с Альтерой. Но для Xilinx я бы читал допуски на уровни опорных напряжений для конкретно выбранного выходного буфера. Т.е. если без смены буфера можно работать с нужным диапазоном напряжений то скорее всего его можно менять и во время работы.