Существует в "природе" АЦП и ЦАП с малой задержкой. Подразумеваем, что данные с АЦП через ПЛИС выводятся на ЦАП. Но вот как понять какая будет минимальная общая задержка, если нужно регулировать задержку от минимальной до максимальной с шагом в 1 такт? Регулирование задержки естественно в ПЛИС.

По ПЛИС я не очень в теме. А разные "специалисты" говорят совершенно разные вещи, называя от 2 тактов до где-то... 100 тактов. Кто прав?

12-bit, 500 MSPS Analog-to-Digital Converter with Buffered Input
http://www.ti.com/product/ads5463
Very Low Latency: 3.5 Clock Cycles

Dual-Channel, 12-Bit, 500-MSPS Digital-to-Analog Converters (DACs)
http://www.ti.com/product/dac3162
Low Latency: 1.5 Clock Cycles

Задача собственно в имитации отражающего объекта для тестирования радара близкого обзора. Речь про метры расстояния до объекта.

Верно говорят. Всё зависит от того что будет делать плис.
Минимум 2 такта. Один на выходе другой на выходе.
Но вы не указываете частоты. Например на 500 МГц боюсь за один такт сигнал просто не успеет проехать через весь кристалл. Т.е. придётся добавить ещё один такт. Т.е. выходит 3 а то и 4 это реальный минимум для плис.

Нооооо... вы же явно хотите что то с входным сигналом сделать в этой самой плис. И тут вы очень быстро обнаружите что работать с тактом 2нс ой как не просто внутри плис и за такт мало что можно успеть сделать. И как следствие количество тактов задержки растёт.

По этому финальная задержка очень сильно определяется алгоритмом который вы хотите реализовать.

Весь алгоритм это только регулируемая задержка. Частота 500 МГц.

Если минимальная задержка 100 тактов, а это 200 нс, то этим даже нет смысла заниматься т.к. это 30 метров дальность. А вот если в сумме 10 тактов (20 нс), то это прорыв в технологии тестирования радаров ближнего действия.

не указаны РадиоПриемные и РадиоПередающие Устройства. Будете работать по ПЧ ?
Фильтрация в полосе частот разве не нужна будет ?

Работа конечно на ПЧ. Задержка тракта с фильтрами 4 нс.

Если просто задержка то я бы говорил о реальной реализуемости задержки от 3 тактов. Верхняя граница до очень многих тысяч.


Если выбирать кристалл именно под эту задачу то минимум может быть 2. Но это нужно моделировать предварительно.

Я бы ориентировался на задержку внутри ПЛИС в 5-10 нс. Без учета работы по тактам.

Я вас предостерегал, что вдруг потребуется программная фильтрация на ПЛИС то это потребует дополнительное время
но раз есть аппаратная и устраивает, и работа по ПЧ, то тогда мои опасения были напрасны

ктсати, можно и не лепить ничего, есть готовые решения от Agilent и R&S ( но требуют много денег )

и еще вопрос, какова ПЧ и полоса сигнала ?

Аналоговая чем не подходит?

Спасибо за наводку.
Вижу есть такое https://www.rohde-schwarz.com/ru/product/ar...493-114114.html
Но cудя по логотипам это не совсем R&S. Полагаю его цена примерно 50 кило $.
Частоты не те что надо. И минимальная дистанция 8 метров, это много. Нужно от 6 метров.

А полоса нужна 250 МГц.




Ну тогда это 2 девайса в одном, лишние работы при калибровке и т.п. Потому что большие регулируемые задержки это только цифре, до 30 км дальность.

Ясно, на этот раз обойдёмся без вышеозвученного прорыва, ну или прорыв имелся ввиду сугубо в среде плисоводов.

Смотрю я на это безобразие https://www.rohde-schwarz.com/ru/product/ar...493-114114.html
и понимаю, что если его подключить к векторному анализатору цепей, то ничего не увидишь т.к. он заточен только под ЛЧМ. А в России такая ерудна не может быть средством измерения. Да и тестируемые радары у нас не совсем ЛЧМ, скорее произвольной модуляции.

вот еще, но с вашими характеристиками не сравнивал
https://www.rohde-schwarz.com/ru/product/ts...3493-11424.html
https://www.rohde-schwarz.com/ru/product/sm...493-202375.html
https://www.rohde-schwarz.com/ru/product/ts...3493-11425.html




не маловато точек получится на 500msps ?

А этот девайс похоже для произвольных сигналов https://www.keysight.com/ru/pd-2744714-pn-E...c=RU&lc=rus
но дальность тоже великовата...


Впечатляет, но про минимальную задержку их еще пытать придется. Кроме того для прорыва устройство должно быть почти карманного исполнения.



ПЧ с квадратурой.

Вот прямо сейчас разложил на самом мелком кинтексе простейшую схемку с линией задержки переключаемую от 2 до 6. Если разрешить выбирать ножки как ему угодно максимальная тактовая выходит 740.741MHz

Причём как я понимаю верхняя частота ограничена частой клокового дерева. Ибо по паспорту максимум 741

Т.е. артикс подойдёт, кинтекс подойдёт. Spartan 7 наверное тоже.



Короче линия задержки на ПЛИС выходит просто загляденье

Это как я понимаю 1 разряд, а если 12? А потом еще реальные цифры из даташита на setup/hold во временные ограничения добавить.

От 2 до 6 - это такты?
Можно и гигагерц тактовую получить и задержку от входа до выхода 10 нс. Это разные понятия.
А проектик показать можете? Чисто полюбопытствовать. Я с Xilinx ничего не делал, а пора уже.

Обижаете. 12 разрядов. Но пока ножки раскидывает сам софт то количество разрядов мало на что влияет.

Сетап холд не заданы только для входных данных. Но легко подкручиваются на idelay.

Т.е. проект рабочий на 100%. Допиливание и вылизывание времянку не испортят. Если не будет новых вводных.
Увеличить задержку на большее число тактов не проблема.

Минимальная задержка 2 такта. Само собой плюс задержка на выходе и выходе но она маленькая плюс её можно подстроить.

Проект. Да запросто:

Нажмите для просмотра прикрепленного файла

Т.е. анализ идет только от триггера до триггера, если да, то охотно верю? Прикрутите set_input_delay минимальные, если данные идут вместе с клоком - там результаты другие будут, хотя 500МГц вытащить при свободой разводке может и удастся.
ЗЫ. Вспомнил, в прошлом году тестовый проект собирал на кинтекс с 450МГц опорой и 4-разрядными данными в режиме DDR, с идеальными setup/hold растаскивалось с трудом. Но то DDR, так что в режиме SDR вообще должно работать без проблем на 500.

Каюсь одну птичку забыл.
Если выходные и выходные триггеры закинуть в пэды выходит 529.101MHz

Вот как в кристалле это всё выглядит
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла

Видно что входы и выходы расположены рядышком что позволяет получить маленькую времянку. Если бы пришлось тащить сигнал через весь кристалл то задержки были бы больше.

Про set_input_delay не очень понял. Это откуда переменная? Но одно я знаю точно если входы по паспорту тянут 700МГц значит эти 700МГц туда могут аехать ибо расстояние от физической ножки до первого триггера который в пэде оно фиксированно и заданно разработчиком кристалла.

Вот например как выглядит выходной путь.

Нажмите для просмотра прикрепленного файла

Видно что в кристалле нету других путей от триггера (красный) до выходной физической ножки. И этот путь фиксирован и минимален.

В даташите (АЦП/ЦАП) указаны setup и холд на данные относительно клока - максимальное время распространения до фронта и минимальное время удержания после (своими словами). Это нестабильности и для правильного временного анализа их требуется прописать, если Вы используете ISE и UCF, то там set_input_delay аналогичен OFFSET IN, в вивадо визард автоматически создает ограничения на входные/выходные интерфейсы в .sdc формате согласно той временной диаграмме, которую Вы задаете.

Да, а расстояние от пина клока (клокового буфера, выхода PLL или чего там еще) до тактового входа всех триггеров тоже фиксированное и одинаковое? А если производитель говорит, что skew по всей разрядности данных 1ns, а разработчик ПП еще накинет немного? А еще ради интереса посмотрите время распространения сигнала от пина до первого триггера в fast моделе, результат будет немного отличаться...

Фокус в том что на каждую линию данных есть своя уникальная задержка в кристалле которую можно подкручивать с ps шагом. Это можно сделать автоматически или ручками. И получить нужный сетап и холд.
Иными словами плис способна выдать любую времянку не выходящую за ограничение 741МГц для данного кристалла. С любыми фазовыми отношениями. Т.е. мы имеем 2нс такт. Минус джиттер. Оставшиеся 1 с хвостиком наны могут быть разделены на setup/hold произвольным образом по воле разработчика.

Т.е. согласование с входными и выходными цепями если первый и последний триггер лежит в пэде не является проблемой или ограничением. Проблемы и ограничения они внутри плис от первго триггера до последнего.

Это кстати позволяет компенсировать отсутствие выравнивания при разводке параллельных шин. Что сильно упрощает разводку.

Переписал всё совсем по правилам. Прописал ручками клоковые буферы.
Если распихать входные и выходные триггеры в пэды получаются такие результаты:

Если проект на минимальную задержку 2 такта рабочая частота чуть больше 400. За счёт того что путь от пэда до пэда выходит всё же длинноват В проекте про который я говорил 500+ входной триггер был чёрти где. Но зато ближе к выходному. Это увеличило рабочую частоту но сильно бы усложнило отладку. Либо пришлось бы ручками задавать положения триггеров в кристалле чтобы от раскладки к раскладке ничего не плавало.

Т.е. без проблем 400. С ручной вознёй и прочей оптимизацией 500+. Возможно с более толковой расстановкой ножек ещё выше. Но это уже кусок работы.

Если же мы даём добро на минимальную задержку 3 такта то частота становиться 500+ на автомате. Проект прилагается. (он на 3 такта задержки)

Нажмите для просмотра прикрепленного файла

Т.е. временные ограничения на входные интерфейсы не нужны? Вопрос в лоб - время распространения сигнала от пина клока до тактового входа триггера в io-буфере фиксированное при рассчете setup/hold временного анализатора?

Если мы сами подстраиваем задержку каждого пина то нет.
От специального IOшного клокового пина до триггера фиксированно. НО между пином входным и триггером может стоять а может и не стоять. Дополнительный модуль IDelay. Который позволяет подстроить времянку данных.

Иными словами это две модели проектирования.

1. Мы не применяем входной IDELAY и тогда прописываем все условия в таймспеках и молимся чтобы они сошлись ибо влиять мы таким образом ни на что не можем.
2. Мы применяем IDELAY и сами накручиваем задержки по своим соображениям. Например у меня выходные задержки настраиваются автоматом по тестовой последовательности выдаваемой АЦП и выставляются в середину глаза. Удобно

Вот про автоматическое выравнивание: https://www.xilinx.com/support/documentatio...tes/xapp856.pdf

На самом деле нет. Причина в технологическом разбросе и на временном анализе это учитывается (я умолчу пока про температуру и опорное напряжение). Если глубже копнуть литературу, то при рассчете setup/hold учитывается не просто время распространения сигнала от точки А до Б, а минимальное/максимальное время распространения. И разница эта тем больше, чем больше расстояние от А до Б. Да, для клоковых линий этот разброс меньше, чем для обычных сигнальных, но он есть. Можете сами посмотреть любой путь от триггера до триггера, желательно, чтобы они находились не рядом (разница будет видна лучше).
Кроме того, если поменять временную модель на анализе (это температура и напряжение), то пути для рассчетов только setup (ну или hold) будут существенно отличаться. А теперь вопрос - какое значение программируемой задержки Вы будете выставлять, если абсолютные значения максимальной/минимальной задержки неизвестны, анализатор эти значения не выдаст, они же не заданы?

ЗЫ.. Вообще говоря была тема несколько месяцев назад про задержку внутри FPGA, там я приводил цифры для arriaV не самой жирной. Смысл был примерно такой - сигнал проходит через всю FPGA, на входе/выходе регистр в io буфере, разброс абсолютных задержек - несколько нс в зависимости от типа модели.

Значит прорыв намечается.

А подскажите по FMC модулям. Поиск "FMC" по форуму без результатов. Насколько их можно использовать в конечном устройстве? Т.е. имеет ли смысл строить устройство задержки на материнском FMC + FMC АЦП + FMC ЦАП?
На digikey они только в отладочных средствах. https://www.digikey.com/products/en?keywords=fmc
Словно никто не применяет в конечных устройствах.

Фирма АО "Инструментальные Системы" (АО "ИнСис") это вообще адекватная контора или как Руднев-Шиляев?
http://www.insys.ru/fmc
http://www.insys.ru/doc/price.zip

А на эти стоит смотреть?
http://www.fastwel.ru/company/news/623310.html

Инсис очень адекватная контора, как в техническом плане, так и руководство. Всегда могут рассмотреть добавление "перламутровых пуговок", за небольшие деньги либо мелкую серию. И с тех поддержкой тоже оперативно работают.

С фаствеллом, намного сложнее. Никогда не знаешь, покупаешь ли серийное изделие или опытные образцы с переделками на плате. Очень тугие в переговорах, до тех поддержки в итоге не дошло

bogaev_roman
На самом деле для высокоскоростных АЦП редко можно выставить ограничения статически. В связи с разбросом min/max задержек на больших частотах ограничения банально не сходятся. Приходится применять динамическое выставление задержек, например по тренировочной последовательности, либо при помощи фазового детектирования внутри ПЛИС.

Это так, собственно высокоскоростные интерфейсы, скажем DDR3, и работают аналогично. Я пытался донести мысль о том, что в случае ручного выставления значений на программируемых задержках в корне неверно игнорировать ограничения на входные интерфейсы и за основу брать цифры на максимальное быстродействие из документации. Естественно, что в случае периодической подстройки задержек весь разброс нивелируется. И, на сколько я помню, в кинтекс не во всех лапах есть эти задержки, но тут могу ошибаться.

Я же писал что у себя использую динамическую подстройку по тестовой последовательности. Работает как часы.

Слово ручное применялось для обозначения того что мы сами это настраиваем. Алгоритм настройки само собой я не указывал. И уровень его сложности может быть любым. Верно. По этому стоит внимательно выбирать банки до начала разводки.

Тогда я невнимательно прочитал и неправильно Вас понял.

Основная моя мысль была про то что то что внутри плис это отдельная задача. Согласование с внешним миром это тоже отдельная задача. И соответственно первая задача имеет частотное ограничение. Вторая до паспортных частот не имеет.

А такой камень подойдет для работы с АЦП и ЦАП на 500 МГц с минимальной задержкой?
https://www.digikey.com/product-detail/en/i...3467-ND/7593404
Это Arria 10 GX.

ИМХО, 5-10нС будет только пробег через нохку АЦП, по плате и через ножку ПЛИС. И столько-же до ЦАП. И это, если человек умеет работать со скоростными сигналами. Тут ещо как бы не пришлось озаботиться материалом платы. Хилый Zync смотрит на это с нескрываемым...

10 нс это 2 метра по плате. Не далековато ли стоят микросхемы?

Так шашечки или ехать?
Если на входе аналог, потом АЦП, задержка в цифре и опять конвертация в аналог, да еще с минимальными задержками - то всё уже придумано до нас.
Кто-то помнит, как организовывалась синхронизация в аналоговых осциллографах, чтобы цикл развертки начался чуть раньше прихода сигнала?
Не, не машиной времени!
Парой метров коаксиального кабеля!
Вот и Вы возьмите нарежьте много разных кусков от 20 см до 3 м и получите идеальную задержку.
При большом желании ее можно и коммутировать электронным образом - да хоть реле.
А им бы только ПЛИС и ЦАП-АЦП....
Системотехник у вас есть?

Ещё LC-цепочки... Сейчас на smd тоже можно собрать.

Угу... Оказывается какая-нить 155ЛА3 была размером, метра 3-4. А логический элемент какого-нить Цуцлона, полметра-метр...
Не знал, спасибо...

А при чём тут логика из прошлого тысячелетия к 500 Мгц схемам? И почему остановились на 155 серии а не на релюшках?

По дорожкам платы сигналы пробегают ~20 см/нс, а внутри микросхем резко тормозят.

Просто к слову. Kintex UltraScale, DS892

T INBUF_DELAY_PAD_I:
LVCMOS33 0.96 ns
LVDS_25 0.45 ns

Да я же целиком проект выложил работающий на 500+ МГц на том же кинтексе. Какие ещё нужны доказательства?

Нечто подобное уже имеется и производится.
до 20 метров кусками кабелей
свыше 20 метров сделано на этом https://module.ru/catalog/micro/processor_1879bm3_dsm/
https://module.ru/upload/files/vm3.pdf

Минусы:
габарит-масса
долговременный дрейф задержки (старение изоляции)
сложная калибровка коэфф. передачи да и по задержке не просто...
очень сложная метрологическая поверка