Цитата(Amurak @ May 20 2018, 15:07)
Чтобы "читать из out", объявляете еще один сигнал. Выдаете его на out и его же можно спокойно использовать внутри entity.
Спасибо. Не подскажете как это будет выглядеть в контексте этого кода:
Код
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity blinky is
port(
CLK12MHZ : in std_logic;
CLK24MHZ : buffer std_logic;
led : out std_logic_vector(3 downto 0)
);
end entity blinky;
architecture behavioral of blinky is
signal count : std_logic_vector(27 downto 0);
component design_1_wrapper is
port (
sys_clock : in STD_LOGIC;
clk_out1_0 : out STD_LOGIC
);
end component design_1_wrapper;
begin
newfreq: design_1_wrapper
port map (
clk_out1_0 => CLK24MHZ,
sys_clock => CLK12MHZ
);
process(CLK24MHZ)
begin
if rising_edge(CLK24MHZ) then
count <= count + 1;
end if;
end process;
led(0) <= count(24);
led(1) <= count(25);
led(2) <= count(26);
led(3) <= count(27);
end architecture behavioral;
В данном случае Vivado ругается, что CLK24MHZ не назначен пин в constraints.
Цитата(Flip-fl0p @ May 20 2018, 16:40)
Или используйте стандарт VHDL2008
P.S. Правда поддержка этого какая-то кривая.
То САПР ругается, то нет....
Угу, код во врапере начинает подсвечивается красным в рандомных местах, пока решил не связываться с VHDL2008.