Здравствуйте.

Нужен совет практиков. Проектируется узел с DDR3 MT41J128M16JT-125IT. Моделирование ЦС выполняется в Hyper Lynx. Для сигнала CK имеем ошибку по точке пересечения комплементарных сигналов:
Нажмите для просмотра прикрепленного файла

Стандартом JEDEC предписано следующее:
Нажмите для просмотра прикрепленного файла

Действительно, если посмотреть на осциллограммы сигналов CK_P и CK_N (пробник на кристалле памяти), видна асимметрия (227 мВ):
Нажмите для просмотра прикрепленного файла

Причём это связано с разными временами нарастания и спада:
Avg fall time: 119.773 ps Min fall time: 118.092 ps High voltage: 1.19 V
Max fall time: 130.519 ps Low voltage: 385.9 mV

Avg rise time: 93.433 ps Min rise time: 89.377 ps Low voltage: 385.9 mV
Max rise time: 95.155 ps High voltage: 1.19 V

Сигнал спадает медленнее, чем нарастает.

Если посмотреть на сигнал DQS (режим записи в память, пробник на кристалле памяти), то там асимметрия меньше (112 мВ):
Нажмите для просмотра прикрепленного файла

Хотя скорость нарастания и спада по-прежнему разная:

Avg fall time: 142.460 ps Min fall time: 141.122 ps High voltage: 1.20 V
Max fall time: 143.345 ps Low voltage: 326.8 mV

Avg rise time: 125.503 ps Min rise time: 121.370 ps Low voltage: 326.8 mV
Max rise time: 126.889 ps High voltage: 1.20 V.

Я подозреваю, что разница в том, что сигнал CK терминируется, как простой LVDS - на резистор 100 Ом (так рекомендует Micron в TN-46-14: "VTT does not terminate any DDR clock pairs. CK and CK# termination is a parallel 100...121 Ohm resistor between the two lines. Micron has found that only differential termination on CK and CK# produces optimal SI."), а DQS - уже на Vdd/2 внутри чипа памяти.
Нажмите для просмотра прикрепленного файла

Возможно, нужно поставить под сомнение рекомендацию производителя.

Вопрос: сталкивался ли кто-нибудь с необходимостью терминации сигналов тактирования CK на Vdd/2 вместо того, что рекомендует Micron? Или устранение данной проблемы нужно вести другим способом? В похожей теме ответа не нашёл.

Спасибо.

DDR3 ни разу не LVDS, и терминация 100 Ом между линиями работает только в редких случаях.
Обычно ставятся 36-43 Ома на каждую линию и с общей их точки 0.1мкФ на питание памяти(не VTT, а именно VDD). Так делают на модулях памяти, посмотрите на их схемы.
Хорошо работает терминация без конденсатора, просто каждая линия через такой резистор, но уже на VTT. Это уже из собственной практики. Не совсем согласуется с рекомендациями, но точно хорошо работает при небольшом числе чипов памяти.

В начале документа написано следующее- особое внимание на последнюю часть предложения :

То что изображено у вас годится при определенных условиях для дизайнов с одной планкой- при коротких расстояниях и медленной скорости (т.е. не нужна SE терминация). Во всех остальных случаях делается так:

Если не секрет, в чем разница?

Если вопрос про картинки в контексте терминации клока, то ни в чем- на них показано одно и то же, но разными авторами.

Благодарю всех за ответы.

Провёл сравнение исходного (терминация на 100 Ом) и правильного (2 резистора по 50 Ом, из центра ёмкость 100 нФ на 1,5 В) вариантов.

Сначала промоделировал оба варианта в LineSim (предтопологический анализ у Mentor).

Исходный вариант:
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла

Avg fall time: 127.011 ps Min fall time: 127.011 ps High voltage: 1.16 V
Max fall time: 127.011 ps Low voltage: 341.7 mV

Avg rise time: 74.722 ps Min rise time: 74.722 ps Low voltage: 391.2 mV
Max rise time: 74.722 ps High voltage: 1.19 V

Правильный вариант:
Нажмите для просмотра прикрепленного файла
Нажмите для просмотра прикрепленного файла

Видно, что асимметрия сократилась (стало 263 мВ вместо 347 мВ).

Avg fall time: 118.569 ps Min fall time: 118.569 ps High voltage: 1.14 V
Max fall time: 118.569 ps Low voltage: 259.9 mV

Avg rise time: 96.200 ps Min rise time: 96.200 ps Low voltage: 409.0 mV
Max rise time: 96.200 ps High voltage: 1.26 V

Видно также, что сократилась разница во временах нарастания и спада (стало 22 пс вместо 53 пс).

Далее внёс изменения в схему, скорректировал трассировку и выполнил посттопологический анализ.
Нажмите для просмотра прикрепленного файла

Нажмите для просмотра прикрепленного файла

CK_P:
Avg fall time: 109.226 ps Min fall time: 107.515 ps High voltage: 1.21 V
Max fall time: 110.143 ps Low voltage: 399.7 mV
Avg rise time: 102.426 ps Min rise time: 98.577 ps Low voltage: 399.7 mV
Max rise time: 103.840 ps High voltage: 1.21 V

CK_N:
Avg fall time: 119.107 ps Min fall time: 117.673 ps High voltage: 1.14 V
Max fall time: 130.393 ps Low voltage: 304.8 mV
Avg rise time: 107.905 ps Min rise time: 101.301 ps Low voltage: 304.8 mV
Max rise time: 108.514 ps High voltage: 1.14 V

Однако в отчёте по-прежнему фигурирует несоответствие стандарту в параметре Vix (только для режима работы Fast; для Typical и Slow ошибок нет):
Нажмите для просмотра прикрепленного файла

Ошибка сократилась примерно в два-три раза.

Вывод: в данном случае терминация сигнала СК с помощью двух резисторов и конденсатора позволяет добиться лучшей целостности сигнала по сравнению с терминацией на один 100 Ом резистор, однако не позволяет исправить асимметрию сигнала до приемлемого уровня для режима Fast.

Как правило на камень в разделе про ддр идет текст примерно такого содержания:

Т.е. или у вас что-то в сетапе(который очень странно выглядит, что за топология такая) или в разводке. К вашей ситуации, насколько можно судить по партнамберу памяти, предполагаются следующие числа:

Для "общего понимания" как именно приборы считают fail/pass можно ознакомится с неплохими трудом со 102стр.

EvilWrecker, спасибо за ссылку.

Что вы имеете в виду под сетапом? Время установки? Топология приведена на схеме (два резистора 49,9 Ом, от центра конденсатор 100 нФ на 1,5 В). Данная асимметрия подпадает под второй случай первой картинке в вашем сообщении (Output Slew Rate). В контроллере памяти (Artix-7) нет возможности плавно менять величину подтяжки для корректировки скорости фронтов, поэтому асимметрию нужно устранять каким-то другим способом. Трассировка цепи СК (белый цвет):
Нажмите для просмотра прикрепленного файла

Откуда у вас к примеру в дизайне с одной планкой памяти столько TL, причем в разном числе и с разными propagation delay- притом на одном слое? Это маразм
Далее:

Да что-то не похоже - я бы начал с самого первого случая, но вообще тут помимо всего сказанного очень интересна природа overshoot/pre-shoot с ваших графиков, те два зубца в начале и конце полупериода. Ну и разводка конечно у вас мусор, особенно подвод к шарам - а есть ли изображение всей цепи клока(и заодно строба около артикса), включая терминацию? Тот же вопрос про изображение опорного слоя, вместе с антипадами.

ПС. Термалы на виа это конечно победа, бесспорно. По TL в 55 и 70Ом соображения примерно схожие

EvilWrecker,

1. Множество TL - это сегменты меандра.

2. Такт во всех слоях:
Нажмите для просмотра прикрепленного файла

3. Что за термалы на переходных отверстия и почему это приводит к "победе"?

Да это и так ясно- но это глупость, т.к. у вас uniform transmission line(одно "целое") от виа до виа Не считая моментов ниже

Ужас. Но хотелось бы другого изображения- по типу с белой маской и всю цепь как в вашем предыдущем посте. Ну и уже чисто любопытство- а всю плату можете показать, хотя бы компоненты топ/бот? Сугубо личный интерес, узнать на что ушло в артиксе-7 16 слоев.

Ну как что- термобарьеры. Их быть не должно вообще нигде ни на каких виа Крутить выходы трасс в антипадах тоже совершенно не нужно. Вы всерьез спрашиваете почему или это шутка?

EvilWrecker,

1. Это замечание нужно адресовать в Mentor, а не мне. Я не управляю алгоритмами выгрузки в LineSim.

2. Не понял, какое ещё изображение нужно привести. Я показал все слои, где содержится такт. Верх/низ платы, если это поможет делу:
Нажмите для просмотра прикрепленного файла

3. Термобарьеры на переходных отверстиях для улучшения паяемости (чтобы тепло не уходило в полигон). Что значит крутить трассы?

Извините, не смог удержаться.



P.S.: Запасся попкорном.

Нет, HyperLynx который вы используете это зрелый инструмент, который существует не один год и конкретно эта его часть работает вполне. С вероятностью 99% проблемы от ваших действий

Полная цепь клока вместе с опорным полигоном и терминацией- чтобы все вмещалось в одну картинку. То же самое со стробом.

В принципе с некоторыми издержками можно допустить 16 слоев, окей

Никак они не помогут паяемости А в таком дизайне их не должно быть в принципе, без каких-либо альтернатив и/или оговорок.

Это значит что вместо прямого вывода из пада/виа вы наращиваете сегменты прямо в анипаде, как бы "вокруг".

Ну и пару слов за overshoot/pre-shoot- они случаются когда Zload>Zsource, что вполне соответствует вашим картинкам- притом есть ощущения, что в реале уход от целевого импеданса заметно больше, особенно после просмотра того же строба.

EvilWrecker,

1. Окно экcпорта в LineSim:
Нажмите для просмотра прикрепленного файла

В чём мои действия неверные?

2. Вывел вместе все те же слои. Разве стало яснее?
Нажмите для просмотра прикрепленного файла

3. Не понимаю негативного отношения к термобарьерам. Тема довольна избита:
http://electronix.ru/forum/lofiversion/index.php/t29099.html
http://www.pcad.ru/forum/7541/

Честно вам говорю- без понятия что вы там накрутили, но для uniform transmission line всегда получается одна TL, потому как это и есть ее представление Вы определенно что-то делаете криво: гиперлинкса у меня под рукой нет- или смотрите методичку внимательно, или вебинары на сайте ментора самого, или спросите своего FAE. То что у вас изображено в модели линии это извращение.

Давайте в N-й раз повторю- мне не нужны все слои, вся разводка и пр. Нужна сугубо вся цепь клока и его опорный слой- и все. Чтобы было видно все между артиксом и ддр3. То же самое и со стробом

Мне эти темы читать неинтересно, хотя бы потому что ценного там очень мало- но вы судя по всему если не первый, то второй раз беретесь за такие дизайны, в частности за ддр3. Перед тем как делать подобные ошибки как у вас, стоит хотя бы погуглить- включая термалы, и не в контексте "проблем со сборкой" и прочих фикций, а именно с позиций SI/PI. Там и ясно станет что не так с термалами в хайспидном дизайне

EvilWrecker,

1. Я же привёл всю цепь такта (CK) в сообщении 10:
Слой 1: ПЛИС и DDR.
Слой 2: сплошная земля - опорный слой для CK.
Слой 3: цепь СК (выделена белым).
Слой 4: сплошная земля - опорный слой для CK.
Слой 16: терминирующие резисторы для цепи CK.

В остальных слоях нет цепи СК. Данная цепь находится между 2-м и 4-м слоями.

2. Некачественная пайка, вызванная отводом тепла в полигон, - частая проблема. Я не могу игнорировать требования монтажного цеха. Если пайка не надёжна, то смысла в хорошем SI/PI нет. Спасибо за замечание, но в данной теме мы обсуждаем цепь такта.

Некачественная пайка чего? Компонентов? Тогда зачем вы делаете барьеры на переходных?

Вопрос в точку- а термалы на виа это идиотизм крайней степени. Небось в дизайне самом еще геометрия термалов одинаковая для всех корпусов.

Вы наверное меня разыгрываете- в чем проблема сделать маскирование цепи и показать только ее на фоне полигона? Если и так проблема, то покажите хотя бы отдельно терминацию и участки под бга- ну а если и так проблема, то черт с ним, и так понятно все

Не за что- но это прямо относится к обсуждаемым цепям. Вы просто путаете понятия судя по всему: конечно хочется выдать комментарий про "монтажный цех", но видите, сдерживаюсь как могу

1. Включено экспортировать связанные сегменты, поэтому их так много.
2. Проблема не в трассировке. Можно удалить все сегменты и оставить только два, проблема все равно не исчезнет и она никак не зависит ни от длины линий, ни даже от их разницы. Проблема в том, что наклон кривой по переднему фронту и по заднему разный. Соответственно точка их пересечения всегда сдвигается далеко от средней точки (VDD/2). Все это заданно в модели от хилых.
На рисунке Нажмите для просмотра прикрепленного файламожете увидеть разницу в расположении этой точки пересечения фронтов для Typ и Fast. Для значений Typ все еще в допуске, для Fast ушла сильно вверх.
Соответственно надо каким-то образом замедлить передний фронт или ускорить задний.

Fill, спасибо за участие.

EvilWrecker, Карлсон, я не сразу понял, что вы говорите о поясках (annual ring) в переходных отверстиях, а не о термобарьерах. В таком случае это изменить нельзя, т. к. плата делается по классу IPC-3:
"It’s also one of the key differences between the three reliability levels according to IPC standards. Toys are Class 1 where the ring doesn’t have to go all the way around the hole on every layer. Consumer electronics are Class 2 where tangency is the limit. Aerospace and life support are examples of Class 3 and the annular ring must be complete and oversized by 0.13mm (5 mils) all the way around."

Это которая "export coupled segments"?

Я может что-то в ветке пропустил, но у вас совершенно другая модель линии(в частности без виа)- особенно неясно почему нет TL между ддр3 и терминаторами, зато есть в самой терминации. Overshoot/pre-shoot как у ТС у вас нет, параметры TL между контролером и ддр3 разобрать нереально, но похоже что они одинаковые- что моделируется в этом сетапе?

Как вы себе это представляете?

Нет, речь не об annular ring а о способе подключения виа к полигону- у вас оно не прямое, что глубоко ошибочно

Бггг. Вы издеваетесь что ли?

Смотрим внимательно:

Annular ring


Thermal relief


И вот еще


Улавливаете разницу в терминологии?

Если нет, то почитайте хотя бы вот это.

Карлсон, в терминах приложенной вами статьи: Annular ring - гарантийный поясок; Air gap - термический барьер. В сообщениях 9 и 11 EvilWrecker использует термины "Термалы на виа", и "термобарьеры" которые я воспринимаю как Air gap - термический барьер. Не понимаю, о какой разнице в терминологии идёт речь.

Если суть замечаний - в наличии термического барьера, то это изменить нельзя, т. к. есть требования на качество пайки.
Если суть замечаний - в наличии гарантийных поясков в слоях, где нет подключения к полигонам или проводникам, то это изменить нельзя, т. к. это требование стандарта IPC-3 (см. сообщение 21). Кроме того, их наличие не влияет на описанную проблему с цепью CK. Если есть сомнения, то можно выполнить моделирование ЦС этой цепи с переходными отверстиями без гарантийных поясков или вообще слепыми. Затем сравнить две осциллограммы.

А что обычно паяется к переходным отверстиям?

Димон, к переходным отверстиям подключены проводники от контактов элементов (в нашем случае выводы BGA). Если переходное отверстие, к которому подключён контакт, соединено с массивной областью меди (полигоном), то при оплавлении паяльной пасты тепло может от контакта "перейти" к полигону, что снизит воздействующую на пасту температуру и не позволит получить надёжное паяное соединение. Для снижения риска этого эффекта добавляют термический барьер. Наличие термического барьера в данном случае - требование монтажного цеха, и отступать от него нельзя.

Т.е. вы полагаете, что косточек от площадок до переходных недостаточно для правильной пайки?

Карлсон, полагаю (и знаю по различным проектам), что влияние термобарьеров очень сильно зависит от ряда факторов: толщины меди, размера и количества подключённых полигонов, количества слоёв, профиля пайки, способа пайки (конвекция или парофазная пайка) и прочего. У данного проекта есть требования. Одно из этих требований - наличие термобарьеров. Нельзя отступить от данного требования.

Предлагаю закрыть вопрос термобарьеров, т. к. их исключение не поможет решить исходную проблему с цепью СК.

Упорство в ошибках с термобарьерами, доказывает отсутствие понимания вами их предназначения, да и образования по теме разводки плат. Требования монтажного цеха, без понимания сути проблемы к проектировщику, это "ржачно". Это как уборщица заставит ген директора делать то что ей нужно на предприятии. Страшный кошмар.

Данные термобарьеры не уместны тут по причинам электрических сигналов, поскольку ухудшают ЭМИ. С отводом тепла никак не связаны, поскольку в термопечи по профилю все нагреается равно-температурно.

Придуманы термобарьеры в основном для пайки выводных компонентов при ручном монтаже, либо для пропайки переходников открытых от маски.

Вот посмотрите в томже гипертерме, какое это зло для путей тока и распределения температуры. Для вашего этого проекта, может тогда и откажетесь.
Еще как вариант посмотрите в инете кучи плат аналогичных, не увидите там термобарьеров как у вас.
------
проблема с цепью СК.
1) неверный, ошибочный подвод диф пары к переходникам с обоих сторон. Нужно исправить.
2) не соблюдено правило 3W на некоторых участках. Нужно исправить, место есть.
3) проверить GND слои ниже выше над этой цепью. Проверить их целостность, сделать сшивку переходниками GND в соответствующих местах.

Aner, спасибо за ответ. Мы обязательно поставим на место всех уборщиц и монтажников. Вы же не будете возражать, что наличие термобарьеров никак не сказывается на асимметрии сигнала СК? Ну хотя бы в модели?
Сейчас проблема именно в модели и именно с сигналом СК:
1. Фронты спада длиннее фронтов нарастания.
2. Изменение схемы терминации цепи СК дало положительный, но недостаточный эффект.

.
Есть конечно немало вопросов с оглядкой на эту тему, где есть уже ряд ваших рассуждения касаемо разводки и наличия моделей к артиксу, но это пока/уже оставим. Тут все гораздо проще чем кажется- нужно просто начать проектировать и разводить не через задницу, а хотя бы нормально

Вы можете сколько угодно фантазировать на тему отсутствия влияния термалов в виа в хайспидных дизайнах, но на всякий случай напоминаю что у вас прежде всего кривая, ущербная разводка сигналов.

Опять же, насколько можно понять вы не удаляете неиспользуемые пады, стало быть проблема многократного antipad void crossing имеет место быть- это хорошо видно по вашим картинкам. Ну и учитывая кучу изломов, прямых углов, накрутку в антипадах, разный зазор между плечами диффпар при одинаковой их ширине и сильной связи в самой паре и еще кое-чего до кучи как минимум ясно две вещи:
- вы "моделируете" что угодно, кроме своего дизайна, т.к. у вас при таких вводных вообще ни разу не uniform transmission line, сетап неверный.
- вы упорно игнорируете целостность сигнала в рамках одного набора как такового.
Поэтому обсуждать тут особенно нечего потому как в самом худшем и неочевидном случае представляется логичным сперва отлечивать все найденные проблемы какие есть в дизайне, пусть вам и ошибочно кажется что они якобы не относятся к "генеральной линии". Говоря проще, вы кладете болт на свой дизайн а потом втаптываете его в землю

Промоделируйте в гиперлинксе наличие термобарьеров увидите как скажется на асимметрии сигнала СК. Ну вашим монтажникам под маской эти термобарьеры ничего не дадут.
То что термобарьер навредит это точно.
Как рассуждаю с точки зрения спектрального анализа на разные скорости нарастания, спада ваших фронтов. У вас в спектре появляются чётные N-ные гармоники. Их происхождение от неравномерного волнового по диф паре, ее перегибам, окружению, переходам, земляным переходникам по ходу трассы. Все можно исправить, гиперлинкс покажет.

Нет таких требований ни в одном стандарте. Никак термалы на переходных не скажутся на паяемость BGA. Даже теоретически. Тем более на плате, которая имеет 16 слоев, из которых половина, наверняка - сплошная медь.
Вы хоть представляете какая у такой платы "тепловая масса"? Сколько тепла нужно, что бы прогреть такую плату и она нормалькно спаялась?
Каким образом те нещастные термалы на переходных как-то повлияют на качество пайки BGA?
Смотрите в суть явлений и не обращайте внимание на маловразумительные требования...
P.S. Вы попробуйте помоделировать влияние термалов на пути обратных токов в хайспид дизайне - будете удивлены.

Еще как можно изменить.
На внутренних слоях отсутствие гарантийных поясков для преходных на слое где нет подключения - норма. Читайте стандарт IPC-A-600, IPC-6011, IPC-6012, например, и связанные с ними. Особенно те стандарты, которые относятися к проектированию скоротных плат . И это не зависит от класса надежности платы.
Любой пятак на переходном - увеличение его паразитной емкости, увеличение влияние на трассу, которая возле этого пятака проходит на малом расстоянии...
А наличие дополнительных емкостей, влияющих на импеданс линии - это как раз путь к уменьшению крутизны сигналов.
Кроме того, открою вам "Страшную тайну" - многие производители печатных плат по умолчанию убирают пятаки на внутренних слоях где нет подключения к переходным отверстиям. Если, конечно, явно не запретить им этого.
Для того в САМ-редакторах и существуют инструменты, позволяющие делать подобные манипуляции с дизайном.


Гнать ссаными тряпками техногов, дающих подобные советы.
Бред полный.
А как же переходные непосредственно в паде, переходные для отвода тепла от "пуза" различных LCC, QFN, от площадок LGA и прочих D2PAK-ов?
Оно же местами работать не будет, от слова вообще, если тармалов на такие переходные накидать...
ИМХО, подобные советы могут давать только монтажники, которые сами не пониманимают техпроцесса пайки, начитались где то мануалов 20-летней давности и патаются переложить все возможные проблемы на конструктора, создавая тому лишние сложности.

7 Series FPGAs SelectIO Resources User Guide

The memory interface related I/O standards such as SSTL and HSTL now support the
SLEW attribute, and are selectable between both FAST and SLOW edge rates. The
default SLEW for all I/O standards is SLOW, which has been the case for all I/O
standards that supported the SLEW attribute in all previous FPGA families (namely
LVCMOS and LVTTL). However, because this attribute is a new addition to the
memory interface standards, if left unchanged (not specified in the RTL, UCF file, or
I/O planning software), the default slew rates for these for these standards will result
in much slower slew rates than in previous families. To achieve similar slew rates as in
previous families, new designs now require the SLEW attribute to be specified and set
to FAST.

Убедитесь что у вас не выбран reduced-strength driver - DIFF_SSTL15_R.

Насколько можно понять по скринам, у вас для каждой микросхемы памяти отдельная шина адреса. Это вам действительно необходимо? Если нет - лучше используйте fly-by топологию.








Нажмите для просмотра прикрепленного файла

Разрывать так плейны очень плохо.


В Editor Control -> Tunning Patterns устанавите Miter ratio.



То как вы подключаете low ESL кондеры, у вас похоже стоят 0306, нивелирует их характеристики. Да тут и не нужны 0306. Хотите понтов - ставте уже тогда NFM ы вдобавок к основным 0402. Только правильно их подключите.
Да и так трассировать, в 16 слоях... Мой вам совет - откройте референс боард Кслаинкса и посмотрите как люди трассируют, тот же флай бай.

Честно говоря если бы не этот текст я бы сам никогда не понял, что это те самые банки(наверное таки 0204), ну слишком кривой футпринт для них и ущербная разводка:

Потому как оно выглядит примерно так:

Если это и вправду они(для 0204 это тоже сверхкривой футпринт), то плату можно смело переразводить с нуля в том числе из-за них. Что касается необходимости их применения- здесь все диктуется требованиями к PDN и рабочих частот на плате, однако нужно понимать что при вменяемом проектировании такие банки заменяют несколько обычных и могут занимать меньше места. Но это если их правильно подбирать и правильно разводить - а не как тут. Реверсированые банки по образцу платы ТС так не используют и не разводят- они не проявляют своих свойств при таком подходе.

Да.


Перечитайте мою фразу еще раз. Я удалил все лишние линии между передатчиком и приемником, чтобы показать что и в идеальном случае проблема останется.



Например вот так Нажмите для просмотра прикрепленного файла
Играя номиналами резисторов можно управлять точкой пересечения фронтов.

Понятно, спасибо- тогда позвольте уточняющий вопрос: это единственная галка которая управляет механизмом разбивки? О чем речь: соединение TL "бесшовное"в показанном ТС случае, но очевидно что при прямых(а тем более острых) углах, накрутке в антипаде и пр. соединение бесшовным быть не должно- т.е. в лучшем случае само число TL не будет равно числу сегментов трасс. Как происходит разделение?

Я понимаю о чем вы говорите Мой посыл заключается в том, что не нужно лечить в одном месте- вот вы пишите:

можете гарантировать такой же эффект со стабильным повторением в оригинальной плате ТС- вестимо со всеми озвученными ранее проблемами? Это все хорошо работает, когда в остальных местах "проблем нет" . Плюс overshoot у вас также остается(слегка переделанный проект ТС?)

Нет так лучше не играься. Вы присмотритесь к его диф паре CK, у меня или все видят, что разные зазоры (то шире то уже) по ходу трассы. Это как такое получить можно? Это по ходу волновое сопротивление "пляшет" по ходу трассы.

Ребята перечитайте исходное сообщение ТС. Он вас спрашивал только о том как решить проблему Vix. А вы вместо предложения решения уже 3 страницы обсуждаете его топологию. Если бы его интересовало правильно ли он сделал трассировку, то выложил бы это в соответствующем разделе.
По поводу предложенной мной схемы согласования есть какие-то конкретные мысли? Желательно без словоблудия.

А что тут неясного? По умолчанию контроллер генерирует условно "нормальный" сигнал, ведь он сам по себе JEDEC- compliant, вы помните? Стало быть, проблема как минимум в интерконнектах- минимум, потому что термалы в reutrn path дают массу неочевидных проблем, и это не касаясь темы PI. Что спрашивали, то и ответили

Кроме факта того что она никоим образом не связана с платой ТС- никаких Терминация клока сама по себе должна работать без всяких ухищрений в виде дополнительных согласований, все проблемы решаются или в интерконнектах или в настройках контроллера. Ваша модель имеет сугубо умозрительную ценность.

Нажмите для просмотра прикрепленного файла

вот еще, в коллекцию.

"Termination to GND is recommended for the clock signals to provide a good path for common mode noise."

Не понимаю я смысл.
В IBIS есть возможность выбора - SLOW, FAST.
Ксайлинкс пишет что необходимо установить FAST.
Так зачем в Hyperlynx менять? Ведь по установке этих галочек, Hyperlynx выбирает соответствующий режим в IBIS. Но мы же его сами должны установить DIFF_SSTL15_F(AST)_HR

Так логичнее исправлять источник проблемы, а не бороться с последствиями.

Есть неплохие презентации(1,2), в которой перечислены причины возникновения CM noise в диффпаре(для тех кто не знает )- так вот суть в том, что если в хайспидах внезапно в диффпаре много CM noise, то это означает что либо это не вполне диффпара, либо она говно

Именно.

Всем доброго дня.

1. Ошибка с различным расстоянием между проводниками устранена.
Нажмите для просмотра прикрепленного файла

Выполнено сравнительное моделирование "ДО" и "ПОСЛЕ".
Нажмите для просмотра прикрепленного файла
Бирюзовый и фиолетовый - "до".
Красный и зелёный - "после".

Разница практически отсутствует.

2. IBIS модель драйвера: SSTL15_F_HR (прикладываю):
Нажмите для просмотра прикрепленного файла

3. Посадочное место под конденсаторы LLL153C70G474ME17:
Нажмите для просмотра прикрепленного файла

По правде говоря учитывая все ваши промахи до этого видится затруднительным верить результатам моделирования под вашим авторством- есть стойкое мнение что вы это делаете не лучше чем разводите С "моделью" ситуация аналогичная.

К слову еще раз про терминацию- хилые тоже недалеко ушли от стандартного пути

Но вот что интересно стало-насколько понять, у вас ниже артикса 2 микрульки ддр3: они же на разные контроллеры заведены? Ну так, на всякий

И что вы хотите этим сказать? В документе даны диапазоны, а у вас конкретные фиксированные числа- вот их и назовите.

Вот вам эквивалентная схема Нажмите для просмотра прикрепленного файла идеальной "разводки" - передатчик и приемник соединены двумя диф. трассами и напрямую подключена развязка, предложенная в самом начале знатоками. Попробуйте теперь решить проблему Vix всеми известными вам способами. И объясните пожалуйста, в чем здесь источник проблемы?
Модель передатчика выложена ТС, модель памяти найти не проблема (имя указано на схеме), номера пинов указаны также.

Ну это наверное близко к очевидному - если при таком сетапе уже всплывают проблемы(включая искажение сигнала) значит с сетапом что-то не так. Модель контроллера быть может "не очень"?

Не подключилась ваша модель.

У меня вышло вроде бы вложиться - Slow 868mV, Fast - 705mV.

Нажмите для просмотра прикрепленного файла

Скачал IBIS c сайта.

В проекте

OBUFDS_inst : OBUFDS
generic map (
IOSTANDARD => "DIFF_SSTL15",
SLEW => "FAST")
port map (
O => DDR_CLK_p,
OB => DDR_CLK_n,
I => clk_in
);


В Implemented Design экспортировал, указав Updated generic IBIS and Updated parasitics package. Хотя модели 2013 года. Ну и Вивадо у меня 2015.4, тот который с Артиксом ставился.

С кондером Ccomp - Fast 840mV, Slow на том же уровне.


Нажмите для просмотра прикрепленного файла

Signal - DDR_CLK

Вполне возможно. Но ее не я выбирал, а ТС.

Именно об этом я и написал пару постов назад

К вашей картинке по правде говоря тоже вопросы есть - но скажите, можете ли показать то же самое но с TL 50 Ом(плюс минус 2-3Ом) на основном пути клока? Причем так чтобы было видно целый период.