wire clk_in;
wire clk_out;
reg state;

assign clk_out = clk_in | ~(state^IDLE);

wire clk_in;
wire clk_out;
reg state;

assign clk_out = clk_in | (state == IDLE);//На месте синтезатора я заменил бы данную конструкцию на предыдущую

wire clk_in;
wire clk_out;
reg state;

assign clk_out =(state == IDLE) ? 1 : clk_in;

wire clk_in;
wire clk_out;
reg state;

always @(state)
begin
if(state == IDLE) begin
  clk_out = 1;
end
else begin
  clk_out = clk_in;
end
end

reg clk_out;

wire clk_in;
reg clk_out;
reg state;

always @(*)
begin
if(state == IDLE) begin
  clk_out = 1;
end
else begin
  clk_out = clk_in;
end
end

`timescale 1 ns / 1 ps
`define ena_90
module initial_set
#(
parameter set = 8'd8
)
(
input clk,
input [7:0] data_in,
input ena,
output [7:0] data_out
);


`ifdef ena_90

reg [7:0] dffe_rg = 8'd0;

assign data_out = dffe_rg ^ set;

always @ (posedge clk)
begin
if (ena) dffe_rg <= data_in ^ set;
end

`else

reg [7:0] dffe_rg = 8'd8;

assign data_out = dffe_rg;

always @ (posedge clk)
begin
if (ena) dffe_rg <= data_in;
end

`endif

endmodule

module test #(CNT_WH=4) (
input wire clk ,
input wire rst ,
input wire cnt_en,
output logic [CNT_WH-1:0] cnt1 ,
output logic [CNT_WH-1:0] cnt2
);

typedef enum logic [1:0] {
ST_0 = '0,
ST_1,
ST_2,
ST_3
} e_ST_t;

e_ST_t st_nx, st_fsm;

logic cnt1_clr;
logic cnt1_inc;
logic [CNT_WH-1:0] cnt2_nx;

always_ff @(posedge clk) begin
if (rst) begin
st_fsm <= ST_0;
cnt1 <= '0;
cnt2 <= '0;
end
else begin
st_fsm <= st_nx;
cnt2 <= cnt2_nx;

if (cnt1_clr) begin
cnt1 <= '0;
end
else if (cnt1_inc) begin
cnt1 <= cnt1 + 1;
end

// if (st_fsm==ST_0) begin
// cnt1 <='0;
// end
// else if (st_fsm==ST_1 || st_fsm==ST_2) begin
// cnt1 <= cnt1 + 1;
// end
end
end


always_comb begin : p_st_fsm
st_nx <= st_fsm;
cnt2_nx <= cnt2;

cnt1_clr<= 0;
cnt1_inc<= 0;

case (st_fsm)
ST_0: begin
cnt1_clr<= 1;
cnt2_nx <= '0;
st_nx <= ST_1;
end

ST_1: begin
if (cnt_en) begin
cnt1_inc<= 1;
cnt2_nx <= cnt2 + 1;

if (cnt1==((1<<CNT_WH)/2-1)) begin
st_nx <= ST_2;
end
end
end

ST_2: begin
if (cnt_en) begin
cnt1_inc<= 1;
cnt2_nx <= cnt2 + 1;

if (cnt2==((1<<CNT_WH)-1)) begin
st_nx <= ST_3;
end
end
end

ST_3: begin
if (cnt2==cnt1) begin
st_nx <= ST_0;
end
end

default : st_nx <= ST_0;
endcase
end
endmodule

module cnt_test
(
//Global
input CLK_i ,
input nRESET_i ,

//Input
input IN_PULSE0_i ,
input IN_PULSE1_i ,

//Control
input ENA_CNT_i ,
input CLR_CNT_i ,

//Output of counter
output [31:0] OUT_CNT0_o32 ,
output [31:0] OUT_CNT1_o32
);

reg [31:0] out_cnt0_o32;
reg [31:0] out_cnt1_o32;
assign OUT_CNT0_o32 = out_cnt0_o32;
assign OUT_CNT1_o32 = out_cnt1_o32;

reg [7:0] state; //FSM
localparam integer sIDLE = 0,
sCOUNT = 1,
sSTOP = 2;

reg cnt_1_en;
reg cnt_1_clr;

always @(posedge CLK_i or negedge nRESET_i)
begin
if(~nRESET_i)
begin
out_cnt0_o32 <= 0;
cnt_1_en <= 0;
cnt_1_clr <= 0;
state <= sIDLE;
end
else
begin
case(state)

sIDLE:
begin
cnt_1_clr <= 0;
if(ENA_CNT_i)
state <= sCOUNT;
end

sCOUNT:
begin
if(ENA_CNT_i)
begin
if(IN_PULSE_i)
begin
out_cnt0_o32 <= out_cnt0_o32 + 1'b1;
cnt_1_en <= 1'b1;
end
else
cnt_1_en <= 0;
end
else
begin
cnt_1_en <= 0;
state <= sSTOP;
end
end

sSTOP:
begin
state <= sIDLE;
if(CLR_CNT_i)
begin
out_cnt0_o32 <= 0;
cnt_1_clr <= 1'b1;
end
end

endcase
end

end

always @(posedge CLK_i or negedge nRESET_i)
begin
if(~nRESET_i)
begin
out_cnt1_o32 <= 0;
end
else
begin
if(cnt_1_en)
out_cnt1_o32 <= out_cnt1_o32 + 1'b1;
else if(cnt_1_clr)
out_cnt1_o32 <= 0;
end
end

endmodule

--====================================================================
-- Кобинационная часть работы автомата
--====================================================================
output_data : process(all)
begin
--=============================
-- Сигналы по-умолчанию
--=============================
irdreq <= '0'; -- Запроса на чтение буффера нет
aclr_buff <= '0'; -- Беффер не сбрасываем
V_offset_ena <= '0'; -- Счет счетчику запрещен
V_offset_sld_ena <= '0'; -- Ничего в него не загружаем
H_offset_ena <= '0'; -- Счет счетчику запрещен
H_offset_sld_ena <= '0'; -- Ничего в него не загружаем
case pres_state is -- Анализируем текущее состояние автомата
--================================================================================
===============================
when V_offset => -- В состоянии ожидания вертикального смещения
if (DE_re = '1') then -- При начале периода активных данных
V_offset_ena <= '1'; -- Инкрементируем счетчик вертикального смещения
end if;
--================================================================================
===============================
when H_offset => -- В состоянии горизонтального смещения
H_offset_ena <= '1'; -- Инкрементируем счетчик горизонтального смещения
--================================================================================
===============================
when PIP_image => -- В состоянии вывода масштабированного изображения
irdreq <= '1'; -- Разрешаем чтение буффера с данными
--================================================================================
===============================
when clear_buff => -- В состоянии сброса буффера
aclr_buff <= '1'; -- Разрешаем его сброс
--================================================================================
===============================
when wait_active_video => -- В состоянии ожидания начала периода активных данных
H_offset_sld_ena <= '1'; -- Загружаем в счетчик горизонтального смещения значение этого смещения
--================================================================================
===============================
when stop => -- В осостоянии остановки отрисованного изображание
V_offset_sld_ena <= '1'; -- Загружаем счетчики необходимым значением смещения
H_offset_sld_ena <= '1';
when others => null;
end case;
end process;

module cnt_test
(
//Global
input CLK_i ,
input nRESET_i ,

//Input
input IN_PULSE_i ,

//Control
input ENA_CNT_i ,
input CLR_CNT_i ,

//Output of counter
output [31:0] OUT_CNT0_o32 ,
output [31:0] OUT_CNT1_o32
);

reg [31:0] out_cnt0_o32;
reg [31:0] out_cnt1_o32;
assign OUT_CNT0_o32 = out_cnt0_o32;
assign OUT_CNT1_o32 = out_cnt1_o32;

reg [7:0] state; //FSM
localparam integer sIDLE = 0,
sCOUNT = 1,
sSTOP = 2;

wire cnt_1_en = (state == sCOUNT) & ENA_CNT_i & IN_PULSE_i;
wire cnt_1_clr = (state == sSTOP) & CLR_CNT_i;

always @(posedge CLK_i or negedge nRESET_i)
begin
if(~nRESET_i)
begin
out_cnt0_o32 <= 0;
state <= sIDLE;
end
else
begin
case(state)

sIDLE:
begin
if(ENA_CNT_i)
state <= sCOUNT;
end

sCOUNT:
begin
if(ENA_CNT_i)
begin
if(IN_PULSE_i)
begin
out_cnt0_o32 <= out_cnt0_o32 + 1'b1;
end
end
else
begin
state <= sSTOP;
end
end

sSTOP:
begin
state <= sIDLE;
if(CLR_CNT_i)
begin
out_cnt0_o32 <= 0;
end
end

endcase
end

end

always @(posedge CLK_i or negedge nRESET_i)
begin
if(~nRESET_i)
begin
out_cnt1_o32 <= 0;
end
else
begin
if(cnt_1_en)
out_cnt1_o32 <= out_cnt1_o32 + 1'b1;
else if(cnt_1_clr)
out_cnt1_o32 <= 0;
end
end

endmodule