Подключаю FMC112 к zcu102 (Vivado 2017.4). Хотел опробовать возможности RX_BITSLICE.
Пока пробую собрать всё это при помощи High Speed SelectIO Wizard-a. Проект с данным ядром при компиляции выкидывает ошибку:
Цитата
[Place 30-687] Expected cell hssio_rx_0_inst/inst/top_inst/bs_top_inst/u_rx_bs/RX_BS[39].rx_bitslice_if_bs be placed along with its associated I/O.
Please check if the cell is properly connected to any I/O. Please also check to make sure any BITSLICE in native mode has location constraints.
Please check if the cell is properly connected to any I/O. Please also check to make sure any BITSLICE in native mode has location constraints.
Подозрительно то, что bitslice 39 вообще не используется (см. рисунок), но в модуле присутствует такое подключение:
Код
.bg0_pin0_nc(1'B0),
.bg0_pin6_nc(1'B0),
.bg1_pin0_nc(1'B0),
.bg1_pin6_nc(1'B0),
.bg2_pin0_nc(1'B0),
.bg2_pin6_nc(1'B0),
.bg3_pin0_nc(bg3_pin0_nc), // тут не могу понять, что это за подключение
.bg3_pin6_nc(1'B0),
.bg0_pin6_nc(1'B0),
.bg1_pin0_nc(1'B0),
.bg1_pin6_nc(1'B0),
.bg2_pin0_nc(1'B0),
.bg2_pin6_nc(1'B0),
.bg3_pin0_nc(bg3_pin0_nc), // тут не могу понять, что это за подключение
.bg3_pin6_nc(1'B0),
, ещё параметры для ядра как-то странно задаются:
Код
.C_DIFF_EN (52'B011111111110 0 011110011001100000000000000000000000000),
.C_RX_PIN_EN (52'B001010101010 1 001010001000100000000000000000000000000),
.C_RX_BITSLICE_EN (52'B011111111110 0 011110011001100000000000000000000000000),
.C_ALL_RX_EN (52'B011111111110 1 011110011001100000000000000000000000000),
.C_RX_PIN_EN (52'B001010101010 1 001010001000100000000000000000000000000),
.C_RX_BITSLICE_EN (52'B011111111110 0 011110011001100000000000000000000000000),
.C_ALL_RX_EN (52'B011111111110 1 011110011001100000000000000000000000000),
, на 39 позиции вроде бы должен быть 0, в визарде данный пин не выбран, попробовал их вручную подправить, но результата не дало.
Возможно, какие-то ошибки в самом ядре или что-то не так настроено? Может кто сталкивался, в чем тут может быть проблема?
Ещё есть вариант отказаться от визарда и попробовать собрать систему вручную из RX_BITSLICE и BITSLICE_CONTROL, но что-то мне это кажется слишком
трудоёмким, что посоветуете?
Исходники сгенерированного ядра в архиве.
Какую еще инфу можете посоветовать, пока основное, что читал:
1) ug571-ultrascale-selectio.pdf
2) ug974-vivado-ultrascale-libraries.pdf
3) xapp1324-design-selectio-component-primitives.pdf
4) xapp1274-native-high-speed-io-interfaces.pdf
Спасибо.
