Имею следующий вопрос.

Надо поженить EVM с 4-х канальным ЦАП AD9154 - это будет дочерняя плата - и EVM c UltraScale. Аппаратно они женятся на раз, но для работы с JESD204 требуется дополнительный IP, который не бесплатный.

Вообще говоря, если не требуется детерминированность задержки в тракте, то JESD - элементарный протокол, особенно с учетом что ядро JESD Phy бесплатное (у Xilinx). Если нужна детерминированность, то есть нюансы, но все равно ничего кардинально сложного. А так, в соседней теме кто-то ядра расшифровывает, вдруг поможет

Проектируете систему высокоскоростного аналогового ввода-вывода? Разрабатываете SDR или ФАР? Вам будут интересны решения на базе стандартов JEDEC JESD204B и JESD204C.

Стандарты семейства JESD204 разработаны для сопряжения быстродействующих АЦП и ЦАП другими устройствами, например ПЛИС, с использованием минимального количества линий ввода-вывода. Меньшее число линий связи упрощает проектирование топологии печатной платы и позволяет уменьшить форм-фактор, не влияя на уровень технических характеристик устройства. Преодоление ограничений на габариты и стоимость систем важно в таких областях применения, как инфраструктура сетей беспроводной связи, программно-определяемые радиосистемы, портативные измерительные приборы, медицинские приборы ультразвуковой диагностики, радиолокационные системы и защищенная связь.

Посетите вебинар, посвящённый реализации протокола семейства JESD204 в устройствах на ПЛИС Xilinx.

На вебинаре вы узнаете

1. где взять необходимую информацию и документацию
2. какие устройства поддерживают стандарт JESD204
3. чем различаются версии стандартов
4. какие IP-ядра и демонстрационные проекты для ПЛИС и СнК Xilinx существуют и где их взять
5. как имплементировать IP-ядра в ПЛИС и СнК Xilinx и выполнить симуляцию

На вебинаре вы получите ссылки на отладочные наборы, платы и FMC-модули различных производителей.

Вебинар предназначен для инженеров, использующих в своей работе высокоскоростные АЦП и ЦАПы или планирующих начать работать с подобной элементной базой.

Ведущий вебинара – инженер по применению Xilinx Владимир Викулин.

Вебинар состоится 26 июня в 10:00. Повтор вебинара – 27 июня в 14:00. Время московское.
Участие в вебинаре бесплатное, по предварительной регистрации.

Любые вопросы по теме вебинара или любые другие вопросы по продукции Xilinx задавайте Владимиру Викулину по адресу fpga@macrogroup.ru или по телефону 8 (800) 333-06-05 доб. 278.
По вопросам, связанным с участием в вебинаре, пишите по адресу marketing@macrogroup.ru или звоните 8 (800) 333-06-05 доб. 255.