Уважаемые специалисты, подскажите новичку можно ли изменить параметры начала и окончания вывода результатов симуляции на экран в Quartus II 9.1?
Раньше приходилось работать с программой Proteus (может кто знает), в ней можно задать начало и конец вывода результатов симуляции на экран - что-то подобное в Quartus есть?

Можно установить время окончания симуляции:

1. Открываете файл *.vwf
2. Выбираете из меню: Edit -> End Time... -> Time.

Спасибо, получилось, не могу найти (или увидеть) кнопки запомнить меня, каждый раз авторизовываться...

В Верилоге есть $stop

И если вы знаете, сколько Вам клоков нужно чтобы увидеть сущность, то добавьте счетчик клоков в тестбенч, и по достижению результата напишите вот этот Стоп. Или вместо счетчика можно взять сигнал от проверяемого инстанса, который говорит об окончании "действий" и по нему останавливаться.

Уважаемый iosifk! Я так и не добрался до Ваших статей по языкам, поэтому свой первый проект делаю в графике.
За ответы всем спасибо, нечасто на рускоязычных форумах встречается доброжелательное отношение к новичкам (испытал на себе). Всем спасибо и удачи!

Смотрите сами... Я могу и показать с рабочего стола, как это делается. По скайпу это легко делается...
И вообще, могу помочь с изучением, если захотите.
Но вот делать проект в графике - это как самому себе стрелять в ногу. Больно и смысла нет....

Хотеть я ой как хочу... но необходимо, чтобы "желание соответствовало возможностям" (С)
Мне 63. С горем пополам освоил Си, замахнулся на С++, но мозги то уже высохли - не лезет в меня ООП.
Таки огромное Вам спасибо за предложение, но не потяну. Если можно - буду обращаться. Спасибо.

Ну так тем более, если на пенсии, то кто мешает... А если нет, то просто в выходные...
Там не все так сложно, поверьте. Найдите хотя бы час времени...

iosifk, сходил на Вашу личную страничку - полегчало, - не я один такой. Подготовлю вопросы и буду связываться с Вами.
Еще раз спасибо.

Не советую запускать симуляцию из квартуса, там это плохо сделано, тем более в старом 9-м.
Лучше сделать do-скрипт + bat файл. Если интересно, вечером выложу пример.

Уважаемый AVR!
У меня задача - подключить ADC 100Msps к STM32. Вариантов два 1) память типа FIFO, 2) буф. ОЗУ + CPLD.
Выбрал второй, но так как других тем для FPGA, CPLD у меня нет, остановлюсь в изучении этого интересного направления.
За предложение помощи - большое спасибо!

Все как обычно... Неправильные исходные приводят к смешным результатам...
CPLD + ОЗУ будут и дороже и медленнее, чем FPGA. В которой можно разместить и ФИФО и память и разобраться с клоками. Да еще и на предварительную обработку ресурсов должно хватить...

Уважаемый iosifk! Вариантов было два, потому что было в наличии FIFO AL422B и модуль RAM 256Kx16.
Так как эта тема для меня новая, положился на сеть, Гугл выдал первые 10 ссылок на Altera, модули CPLD от 600 руб с доставкой, FPGA от 1200.
Скупой платит дважды - это про меня, как это не печально.

На самом деле, это только так кажется, что "два"... Просто потому, что Вы пошли "от гайки". Найдите у меня на сайте файл про "Гайку М3 и ..."...
А надо было идти "от задачи"... А потом посмотреть, как это делают другие или использовать форум, "звонок другу", статьи, примеры проектов...
А вот 600 руб и 1200 руб играют роль только если это "игры в песочнице", потому как для коммерческой разработки стоимость комплектующих будет менее 15-20% от стоимости изделия. А решающую роль играет время разработки..

Это прям мистика какая-то. Сын у меня препод, что-то там IT, одна из тем "оптимизация проектирования чего-то там", так и он говорит то же самое. А у меня действительно - "игры в песочнице"...

Объясняю, для "игрунов".
Вот скажем так: надо купить 1000 микроконтроллеров на первую партию приборов, которую Вы разрабатываете. Пусть даже дорогой микроконтроллер - 10 долл. И Вы нашли, что его можно купить на 10% дешевле. Выигрыш - 1 * 1000 = 1000 долл. Круто?
А для сравнения, допустим, что Вы сделали разработку платы, изготовили ее и нашли всего одну ошибку. И плату надо переделать. А чтобы сделать, нужно людям заплатить.
Считаем:
разработчик
программист
директор
бухгалтер
снабженец...

5 чел на 1 мес (а может быть и до 5 мес при перезаказе комплектации) по 1000 долл каждый. итого - 5 тыс долл. Я не говорю о стоимости комплектации, накладных и пр. ерунде. На 1-3 месяца задержка с выходом на рынок. Первый реактивный МИГ испытали на день раньше, чем конкуренты. И этого им хватило. И вот уже 60 лет как истребители МИГ - это наше все...

Вот такой пример...

Зря не хотите поговорить. У Вас самая главная ошибка не в "микросхемах", а в "методах решения задачи", я бы так сказал...

А еще он считает меня "программманом" (от графоман)

Выложите, если не затруднит.
Я тоже симулирую в Квартусе 9.0, пока расхождений реализаций в железе и результатов симуляции не замечал.
Единственно напрягает многочасовой процесс симуляции (есть у меня такой проект).
Если скриптами выйдет быстрее, то буду очень рад.

А почему не Modelsim ?

Если это RTL симуляция, то попробуйте сделать так. Сделайте какой либо проект с большим количеством задействованного ресурса. Например возьмите память или I/O больше, чем в Вашем кристалле. Тогда квартус закричит о нехватке ресурсов. А ведь для RTL симуляции это не нужно. Мало того, значит квартус часть ресурсов машины задействует под базу данных о кристаллах. И делает проверку на ресурсы. А обычно проект симулируется по частям, а потом еще и оптимизируется, так что часть времени машина работает вхолостую... Поэтому надо в настройках убирать "птичку" с выбора кристалла, либо пользоваться моделсимом, который по умолчанию не привязан к кристаллу...
Ну и еще. проверьте, что достаточно места, чтобы свопить файлы. Или выберите для этого другой диск... Но это уже другая песня.

Не знаю...
Работает - и хорошо.
А зачем Модельсим?

Ну в Modelsim проще, быстрее, удобнее, функциональнее.

Новый термин... Пойду изучать.


Как же симулировать без привязки к конкретной микросхеме? На разных микросхемах и результаты разные получаются. Чем квартус и хорош, что адекватные результаты выдаёт.


Более чем достаточно.

Так давно уже нет необходимости во временном симулировании. Достаточно просимулировать алгоритм работы. А за правильность временных соотношений отвечает timequest путем задания временных ограничений.
Поэтому если RTL + timequest показывают что все в порядке - значит 99% что будет работать.

Это промышленный стандарт.

А тут я что-то не въехал. Ресурсы проверяются на этапе анализа и синтеза, а симулятора это дело не касается.
(Вроде бы).

Или говоря проще, на какую бы Вы работу ни пришли, будут ли там Альтеры, Лэттисы, Актелы или Ксайлинксы, симулятор будет один и тот же и ничего нового изучать не придется...

Ну не скажите. Алгоритм - хорошо, но грош ему цена если он не будет работать на конкретном железе с задержками фронтов, состязаниями сбросов и т.п.
У меня как говорится перед глазами живой пример. Алгоритм изделия, реализованный много лет назад на жёсткой логике, при переводе его на ПЛИС потребовал изменить значение одной из констант по сбросу счётчика. Задержки разные!


Сложно это (имхо) самому задавать. Всё и так уже задано в Квартусе, только используй. Да и многочасовая симуляция - всё же редкость, обычно достаточно нескольких минут.


Вашими бы устами да мёд пить.
Такая работа - фантастика. Я бы сказал так: на какую бы работу не пошёл, везде будешь писать служебные, отвечать на письма, писать высосанные из пальца отчёты и т.п.
Мне за много лет просто повезло. Закончится эта работа и вряд ли что-то ещё подобное будет, даже на стороне.

Есть определенные правила проектирования и описания на FPGA - если им придерживаться, то ни о каких задержках, состязаний, неправильных сбросов быть не может быть речи. Если они появляются - то значит в проекте ошибка.


Quartus не знает ничего

Приветствую!

Для FPGA я знаю 3 основных типа симуляции - Functional, PostSynthesis, post Place and Route.
Functional (очень часто ее называют Register-Transfer Level, IMHO не всегда корректно) используется на этапе разработки дизайна обычно имеет идеальную модель FPGA (0 задержки) поэтому быстро работает. Знание структуры и параметров реального кристалла при этом нужно в основном разработчику чтобы он представлял насколько сумасшедшие конструкции он может реализовывать без риска нарваться на проблемы времянки или нехватки ресурсов при P&R.
Post Synthesis, post Place and Route используются для верификации результата синтеза и P&R соответственно.
Обычно они используют результаты из Functional симуляции как референс для сравнения. Эти симуляции уже могут использовать реальные задержки логических элементов (PostSynthesis) и интерконекта (PostP&R) для конкретного кристалла. Естественно симуляция при этом идет гораздно (в десятки, сотни раз!) меленее чем Functional так как симулировать приходится все события распространения сигналов в схеме иногда с ps точностю. PostSynthesis выгодно использовать когда дизайн большой и можно с экономить время на P&R (иногда десятки часов) для ранней диагностики проблем после синтеза.

Сначала надо получить рабочий функционал дизайна как комбинации синхронных схем - тогда перенос на другой кристалл или архитектуру почти не составит труда и при этом результат будет одинаков. Завязка задержек конкретного кристалла в дизайн плохая практика.

Удачи! Rob.

Для iosifk
Цитата из "Краткого курса HDL"
"Если стоит задача сделать простой проект и довольно быстро, то 500–600 страниц англоязычного текста оказываются довольно серьезной преградой. Мало того, множество подробностей и тонкостей, возникающих при изучении языка, требуют много времени и сил."
Поэтому только сегодня скачал и начал чтение.