Доброго времени суток! Возникла проблема при приеме данных с АЦП, заключается в следующем. С АЦП данные приходят на диф. буфер, после чего на буфер IDELAY2, оттуда в IDDR и записываются в фифо. После выяснения значений задержки для каждого разряда, видим красивый, ровный сигнал, готовый к дальнейшей работе. Однако при переносе прошивки на другой кристалл значения этой задержки меняются, местами сильно. Получаем серьезный разброс параметров в рамках одной модели чипа. Естественно появилась хотелка автоматизировать это дело, чтобы нужные значения задержки подбирались автоматически. Есть ли у кого-нибудь идеи по этому поводу?

Идеи все тут https://www.xilinx.com/support/documentatio...apers/wp249.pdf
А по поводу проблемы хорошо бы хотя бы частоту работы написать. А то на гигагерце это обычная проблема. А на 10МГц это проблема в ДНК

А так же, совершенно необходимо описать схему тактирования...