Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Тайминг DDR в Xilinx Kintex 7
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
yakamoz
Доброго времени суток! Возникла проблема при приеме данных с АЦП, заключается в следующем. С АЦП данные приходят на диф. буфер, после чего на буфер IDELAY2, оттуда в IDDR и записываются в фифо. После выяснения значений задержки для каждого разряда, видим красивый, ровный сигнал, готовый к дальнейшей работе. Однако при переносе прошивки на другой кристалл значения этой задержки меняются, местами сильно. Получаем серьезный разброс параметров в рамках одной модели чипа. Естественно появилась хотелка автоматизировать это дело, чтобы нужные значения задержки подбирались автоматически. Есть ли у кого-нибудь идеи по этому поводу?
MegaVolt
Цитата(yakamoz @ Aug 4 2018, 10:56) *
Есть ли у кого-нибудь идеи по этому поводу?
Идеи все тут https://www.xilinx.com/support/documentatio...apers/wp249.pdf
А по поводу проблемы хорошо бы хотя бы частоту работы написать. А то на гигагерце это обычная проблема. А на 10МГц это проблема в ДНК sm.gif
dm.pogrebnoy
А так же, совершенно необходимо описать схему тактирования...
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.