Коллеги, я временно сдаюсь и прошу очередного совета опытных =))

Не могу подцепить нормально refclk от матери на stratix v. Что делаю?

1) Назначаю стандарт, все как надо HCSL и DC_COUPLING_EXTERNAL_RESISTOR. Плата распаяна как надо. к refclk на стратикс подтянута gnd через 50ом.

2) По совету коллеги Rob, за неимением осциллографа, прокинул сигнал refclk. Запитал от него диод и на всякий случай инкрементирую некий счетчик. И вот тут самое интересное.
Спустя 54млсек после старта диод мой загорается, а счетчик инкрементируется ровно 2 раза и все. И застывает. То есть я получаю всего 2 такта от refclk и он замирает. Сам refclk замирает в состоянии 1. Навечно.

3) Вчера, коллега Rob предположил, что я не успеваю подготовиться за 100млсек согласно стандарту. С чем я был очень согласен.. Но сделав подробно сегодня логи старта, я вижу, что сигнал PCIE_PERST ставится в 1 (что говорит о старте после 100млсек) спустя много много времени после замирания клока refclk.

То есть подводя итоги, пока шина pcie дает мне время подготовиться, где то посредине начинает поступать refclk и умирает в 1. Что такое может быть? Куда копать? Пока ума не приложу. Может клок нужно правильно описать в sdc?

Заранее спасибо за любые советы.

Коллеги, дурацкий вопрос.

Если у меня на плате внешняя pll пускает сигнал без ведома (на выходе pll припаяли не конденсатор, а резистор) в стратикс на reference clock на левую сторону (пусть это будет refclk3l)
При этом, я пытаюcь на этой же стороне снять клок с pcie на refclk1l

Может ли этот "левый" сигнал с pll портить мне всю картину и я не могу получить клок с pcie? Грубо говоря, не засоряет ли он всю reference clock network?

На плате с Cyclone V refclk 1.5V PCML и включен внутренний согласующий резистор 100 Ом.
Такое же подключение было и в альтеровской референсной разработке.
Больше никаких резисторов и конденсаторов на плате не подключено.

спасибо, я видел, что на каких то альтеровских досках чуть по другому.
но на моем стратиксе 5 точно стоят два резака прям у пинов по 50Ом, подтянутые на землю. В Handbook есть такая схема описанная для hcsl.

Я уже закинул вопрос на альтеру. Там мне потихоньку отвечают. Мысль от всего этого пришла, что джиттер большой. Посмотрел chip planner, квартус назначает действительно atx pll далековато от пинов. Сейчас экспериментирую, назначаю сам нужную atx pll, кол-во полученных тактов refclk на счетчике меняется, но частота пока не захватывается.

Еще на альтере рассказали, что они не берут частоту с pcie. А берут со своей платы. Для меня это новость, я не знал что можно у себя взять. Думал там как то pcie синхронизируется по общему клоку.

Коллеги, может кто знает, как для Stratix V выставить опцию, подсвеченную красным?
Как она называется.

1. Ну не знаю - Вы уверены, что там стандарт hcsl - имею в виду, на материнках, которые этот клок выдают на карту с pcie?
2. Врут. У меня работает их пример, частота берется 100 МГц именно от материнки компа. Хотя, насколько помню, можно и свой использовать.
Посмотрите исходники - откуда берется этот клок. В Qsys есть галки, где в блоке pcie можно выбрать клок. Насколько я понял, можно выбрать 100 или 125 МГц, или свой внутренний 62,5 МГц - по крайней мере, в моем примере так (Quartus II 15). Может, не тот клок выбран, потому и обрывается.


Assignment - Assignment editor - и там написать требуемое ?

я немного наблатыкался. У меня сейчас много мануалов. Где hcsl можно легко в cml переделать. Например вот тут https://www.idt.com/document/apn/891-drivin...er-hcsl-outputs
Правда там на матери кондеры должны стоять. Вообще я изучил pcie стандарт, там именно hcsl указан. Может что то путаю.



да. Либо в qsf файле. Я для циклона 5 и Арии 5 нашел. А для стратикса нет, как будто не предусмотрено.




Клок берется с пинов. Они называются dedicated refclk pin. А вот на пины подается частота с pll на плате.
100, 125 и 62.5 - это указывать для самой корки, какая частота подается на ATX PLL (или CMU) с этих самых пинов.

Не дочитал всего лишь 1 лист мануала =)
set_parameter -name reserved_channel true

Вы, конечно, правы, что-то я к вечеру перегрелся.
У Альтеры есть пример для их кита на Cyclone V - pcie плата, которая вставляется в pcie разъем материнской платы. Этот же пример должен работать и на Stratix V.
Я не вдавался специально вглубь, по какому стандарту сделан 100 МГц refclk, который приходит на эту плату с материнки, а тупо посмотрел как это сделано в их примере.
По поводу hcsl Вы правы (https://www.idt.com/document/apn/808-pci-expresshcsl-termination), но у меня на pcie плате стоит 100 Ом согласующий между + и - ногами дифф. входа (внутри микросхемы) - и работает

Не может быть так, что 50 Ом-ные согласующие резисторы стоят на обеих концах линии? - и уровень сигнала маловат.

А реконфигурационный контроллер и драйвер у Вас применен? Может, что-то с ними не так... В каком-то альтеровском документе было упоминание, что с ними может быть что-то не так и, насколько помню, рекомендовали подать какие-то константы. Но это был не мой случай, поэтому глубоко не смотрел. Возможно, и Вам оно не особо нужно - я тогда смотрел доки по configuration via pcie.

контроллер конечно. Драйвер нет, даже не знаю зачем он.
Я начал вообще с низов сейчаc. Запускаю только PHY IP CORE PCIE. Пока вообще с частотой не выходит.

1) С PCIE могу захватить только пару тактов
2) Альтера мне ясно сказала, что лучше пользоваться своей частотой с платы, как они делают на всех своих досках.
3) Обчитался в инете, кто то умудряется запускать прям с глобального клока альтеры.

Решил пойти таким же путем. Взял синтезировал частоту на fPLL, развел все руками на chip planner. Поставил все друг с дружкой (квартус сам не может развести). Применил все настройки для bonding банков для 8x gen3, назначил atx pll 0 от первого банка, как в мануале, 4 канал поставил резервным для передачи клока в другой банк.
Все равно, atx pll не может захватить частоту. Что то не доделываю я.

А если попробовать что-то попроще, скажем - х4 Gen2 ?
Все трансиверы расположить в одном банке.

У альтеры (в моем примере) реконфигурационный контроллер и драйвер вместе были сразу из ихнего примера. Может, в Вашей версии софта их объединили в один IP
Еще, помнится, для более младших вариантов pcie (Gen1) можно было их не применять.

И еще - эти реконфигурационные штуки в альтеровском примере тактируются 100 МГц от отдельного расположенного на борде генератора.


У меня refclk идет с материнки на дифф. вход refclk микросхемы, который расположен в банке с трансиверами. pcie x4 gen2 - на большее микра не способна.