Доброго времени суток!
Имеется довольно большой проект, развиваемый уже много лет (время от времени). Исторически он делался схемотехническим способом.
Для дальнейшего его развития хочется использовать VHDL. Но времени (да пожалуй и знаний) для быстрого перевода его на VHDL не хватает.
Возможно ли делать свои мегафункции (типа стандартных LPM_ADD_SUB) на VHDL и подключать их в виде блоков в схемотехническом проекте?
Если да, то достаточно ли для этого бесплатного Quartus II Web edition? И если можно, то дайте намек - как это делать?
Заранее спасибо!
Валерий

Всё крайне просто - пишите на VHDL модуль и в меню файл вызвать "generate symbol" для этого VHDL файла. Аналогично для Verilog. Полученный символ для "текстового" исходника можно задействовать в старой схеме.
Вижу речь про старый QII, но там всё аналогично.

Спасибо большое! Это то что нужно