Коллеги,
для отчёта требуется верилоговский код, представляющий собой просто тупое соединение нескольких модулей (никакой динамики, только модули, вспомогательные wire'ы и несколько assign'ов) превартить в понимаемый Квартусом графический файл. Начали делать руками, но оказалось, что это та ещё работёнка. Вроде, смутно вспоминаю, в далёкой юности, узал такой инструмент под названием активHDL, он вроде чего-то мог. Но было это давно.
Может кто чего посоветует?
Полная версия этой страницы: Нужно HDL конвертнуть в графику
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Среды разработки - обсуждаем САПРы
Цитата(Kluwert @ Sep 12 2018, 10:00) 
Коллеги,
для отчёта требуется верилоговский код, представляющий собой просто тупое соединение нескольких модулей (никакой динамики, только модули, вспомогательные wire'ы и несколько assign'ов) превартить в понимаемый Квартусом графический файл. Начали делать руками, но оказалось, что это та ещё работёнка. Вроде, смутно вспоминаю, в далёкой юности, узал такой инструмент под названием активHDL, он вроде чего-то мог. Но было это давно.
Может кто чего посоветует?
для отчёта требуется верилоговский код, представляющий собой просто тупое соединение нескольких модулей (никакой динамики, только модули, вспомогательные wire'ы и несколько assign'ов) превартить в понимаемый Квартусом графический файл. Начали делать руками, но оказалось, что это та ещё работёнка. Вроде, смутно вспоминаю, в далёкой юности, узал такой инструмент под названием активHDL, он вроде чего-то мог. Но было это давно.
Может кто чего посоветует?
Да, Active-HDL может примерно так:
Это в v10.4
HDL Designer от Mentor Graphics может такое делать. Да и даже Quartus с определенными ограничениями так сможет.
Цитата(Kluwert @ Sep 12 2018, 11:00)
Коллеги,
для отчёта требуется верилоговский код, представляющий собой просто тупое соединение нескольких модулей (никакой динамики, только модули, вспомогательные wire'ы и несколько assign'ов) превартить в понимаемый Квартусом графический файл. Начали делать руками, но оказалось, что это та ещё работёнка. Вроде, смутно вспоминаю, в далёкой юности, узал такой инструмент под названием активHDL, он вроде чего-то мог. Но было это давно.
Может кто чего посоветует?
для отчёта требуется верилоговский код, представляющий собой просто тупое соединение нескольких модулей (никакой динамики, только модули, вспомогательные wire'ы и несколько assign'ов) превартить в понимаемый Квартусом графический файл. Начали делать руками, но оказалось, что это та ещё работёнка. Вроде, смутно вспоминаю, в далёкой юности, узал такой инструмент под названием активHDL, он вроде чего-то мог. Но было это давно.
Может кто чего посоветует?
Synplify рисует графическое представление.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.