Судя по datasheet'y , можно увеличить разрядность сигнала на выходе Power Stage Controller'a c 12 бит до 16. Если кто-нить пользовался, подскажите пожалуйста, как реализовать этот режим? По datasheet'y не могу разобраться!!

Хотелось бы увидеть это место в datasheet'e. И откуда там возьмутся 16 бит, если регистры OCRnSB, OCRnRA, OCRnSA 12-битные? А старшие 4 бита OCRnRB всего лишь управляют вставкой одного дополнительного такта на период (для более точной установки средней частоты ШИМ).

Вот, черным по белому написано:
– Two or three 12-bit High Speed PSC (Power Stage Controllers) with 4-bit Resolution Enhancement

Да, действительно, Frequency Resolution Enhancement Mode (12 + 4 bits)-разрешающая способность по частоте 16 бит. Но там чередуются нормальные и удлиненные на 1 такт циклы.

И все-таки непонятно:

- Как использовать старшие 4 бита OCRnRB ? Если, например, выставить их в единицы, будет ли разрядность по частоте равна 16 бит ?

- Что такое Fractional Divider (d) ? Таблица эта c крестиками что означает? (см. главу Enhanced Resolution в ДШ)

Вообще в целом не могу понять (точно перевести с англ.), как это работает. Расскажите, если можно, в двух словах. Заранее спасибо.

В 16 последовательных циклах ШИМ чередуются нормальный и удлиненный на 1 такт циклы. Число удлиненных циклов (0..15) и задается в 4 старших битах OCRnRB, а их распределение - таблицей с крестиками. Например, если эти биты задают число 6, то удлиненными будут циклы 0, 2, 4, 8, 10, 12.