Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: ISE & ModularDesign
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
3.14
Интересно, много среди наших пользуется сабжем?
vicg
А что такое сабж?
Vitus
Я пытался использовать, однако не смог сгенерить ngo файл для S3, хотя Х утверждает что MD для S3 поддерживается. На том и остановился. Интересно - Вы сами пользуетесь им? Если да - поделитесь впечатлениями
3.14
<Я пытался использовать, однако не смог сгенерить ngo файл для S3, хотя Х утверждает что MD для S3 поддерживается. На том и остановился.>
Должно быть. У меня тоже не с первого раза получилось. На вскидку, может буфера с третьим состоянием в какой модуль засунули, онидолжны быть только в top.
Кстати, в "ISE, регрессия пргрессивного творчества" привел отчет PAR-а с финальной стадии сборки.

Теперь о субъективном.
Я уже от части высказался в http://forum.electronix.ru/index.php?showtopic=1789 (Хроники 3.14)
Но могу еще добавить.
В ModularDesign, как нельзя к стати приходится Amplify, особенно его пример, именно отуда я взял скрипты. Amplify сам может генерить нетлисты по модулям не прикрепляя буфера и создает нужные директории, правда при этом время синтеза увеличивается раз в 5. Позже я обратил внимание на то что у Synplify тоже есть галка ModularDesign, но не пробовал.
К сказанному в "Хроники" хочется добавить, я не получил желаемого результата от ModularDesign и решил сменить методологию на крайне констрено-ориентированную. Пока нет хорошего проекта для сравнения, а на старом не объективно получится (мысль в колее).
yes
наверно, немного smile.gif

я использовал амплифаевский оптимизатор, который в результате своей деятельности создает проект с модуляр дезигном

вобщем штука произвела на меня сильное впечатление, но внедрить в "боевой" процесс такой дезайн-флоу мне не удалось
то есть эта ветка посуществовала параллельно, а потом умерла впользу шаманства с P&R от ксайлинса (всякие неосмысленные манипуляции с констрейнами)
Vitus
Прочел Ваши "хроники" - все это знакомо по собственной шкуре. Я для того чтобы избежать изменения в критических точках после внесения изменений использовал такой прием. ОтPARенный проект загоняю в FPGA Editor после чего выбираю нужный кусок и делаю TOOLS-> Directed routing constrains. В результате генерится скрипт для PAR этого куска которй я впиндюриваю в UCF файл. Если внести изменения то эта часть PARится как и прежде. Однако рано или поздно (иногда при первом же незначительном изменении на противоположном конце проекта) наступает момент когда сия конструкция становится источником ошибок транслятора из-за произвольного изменения имен цепей в процессе синтеза (а также по целому ряду других причин включая флуктуации земной гравитации). В общем в ФПГА без пляки с бубном ну никак не получается...
Что до ngo то его генерация в принципе не поддерживается XST для S3 о чем он и сообщает. А вот сгенерить edif я почемуто не догадался.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.