Скажем у многих ПЛИС PLL имеет предделитель частоты.

Если коэффициент этого предделителя нечётный, то получается, что на вход PLL подаётся частота со скважностью не равной 50%, так? Или предделитель работает по обоим фронтам входного клока и делает скважность всё же 50%?

В описании ,например на Циклон, написано что клоки на входе PLL должны иметь скважность 40-60% от этого наверно надо и плясать.
А предделитель почти наверняка формирует сигнал с 50% скважностью иначе довольно сложно потом реализовать фазовый детектор PLL.