Привет всем!
Я проектирую 12 битный АЦП последовательного приближения (Successive Approximation) на основе параллельного ЦАП на коммутирующих переключателях (Charge Redistribution DAC). Технология 0.18мкм BiCMOS. Проблема в том, что опыта у меня немного, и результаты пока неважные при моделировании технологических разбросов по Monte Carlo в Cadence - интегральная нелинейность более 4LSB. Еще для уменьшения площади кристалла я разбил массива ЦАП на 2 части и добавил аттенюирующий конденсатор, но в такой конфигурации результаты еще хуже. Мне нравиться эта архитектура тем что не нужны отдельные схемы Sample&Hold. Я читал, такие АЦП с разрядностью более 10 бит проектируют с автокалибровкой, триммингом или какими-то алгоритмами цифровой коррекции. Может ли кто-нибудь с более большим опытом подсказать мне как решить эту проблему, или дать ссылку на полезную в этом деле литературу.
Заранее благодарен
Полная версия этой страницы: Design of 12bit Charge Redistribution SAR ADC
Форум разработчиков электроники ELECTRONIX.ru > Аналоговая и цифровая техника, прикладная электроника > Вопросы аналоговой техники
По литературе:
1) в первую очередь -это JSSC за 70е-90е годы
2) можно посмотреть следующие книги:
The Data Conversion Handbook. Analog Devices (Kester-2005)
Wide-Bandwidth High-Dynamic Range DA Converters (Doris,Roermund,Leenaerts-2006)
CMOS Data Converters for Communications (Gustavsson,Wikner,Tan-2000)
Principles of Data Conversion System Design (Razavi-1994)
Data Converter for Wireless Standards (Shi,Ismail-2001)
Если не секрет, где это у нас такую технологию используют?
В свое время при проектировании такого АЦП столкнулься с проблемой минимизации инжекции заряда канала МДП транзисторных ключей... пришлось находить компромисс между разрядностью и быстродействием. Да и емкости в этом случае получаются немаленькие, по прикидкам выходило, что минимальная ну никак не меньше 1 пФ должна была быть (при 2-х сегментированной 8- разрядной матрице ЦАП на ПК).
ИМХО, если полоса требуется меньше 1 Мгц, то здесь особой альтернативы сигма-дельта АЦП и не видится... А все что выше 10 МГц - это уже конвейерные и параллельные...
1) в первую очередь -это JSSC за 70е-90е годы
2) можно посмотреть следующие книги:
The Data Conversion Handbook. Analog Devices (Kester-2005)
Wide-Bandwidth High-Dynamic Range DA Converters (Doris,Roermund,Leenaerts-2006)
CMOS Data Converters for Communications (Gustavsson,Wikner,Tan-2000)
Principles of Data Conversion System Design (Razavi-1994)
Data Converter for Wireless Standards (Shi,Ismail-2001)
Цитата
0.18мкм BiCMOS
Если не секрет, где это у нас такую технологию используют?
В свое время при проектировании такого АЦП столкнулься с проблемой минимизации инжекции заряда канала МДП транзисторных ключей... пришлось находить компромисс между разрядностью и быстродействием. Да и емкости в этом случае получаются немаленькие, по прикидкам выходило, что минимальная ну никак не меньше 1 пФ должна была быть (при 2-х сегментированной 8- разрядной матрице ЦАП на ПК).
ИМХО, если полоса требуется меньше 1 Мгц, то здесь особой альтернативы сигма-дельта АЦП и не видится... А все что выше 10 МГц - это уже конвейерные и параллельные...
Цитата(KMC @ May 15 2006, 00:58) 
По литературе:
1) в первую очередь -это JSSC за 70е-90е годы
2) можно посмотреть следующие книги:
The Data Conversion Handbook. Analog Devices (Kester-2005)
Wide-Bandwidth High-Dynamic Range DA Converters (Doris,Roermund,Leenaerts-2006)
CMOS Data Converters for Communications (Gustavsson,Wikner,Tan-2000)
Principles of Data Conversion System Design (Razavi-1994)
Data Converter for Wireless Standards (Shi,Ismail-2001)
Если не секрет, где это у нас такую технологию используют?
В свое время при проектировании такого АЦП столкнулься с проблемой минимизации инжекции заряда канала МДП транзисторных ключей... пришлось находить компромисс между разрядностью и быстродействием. Да и емкости в этом случае получаются немаленькие, по прикидкам выходило, что минимальная ну никак не меньше 1 пФ должна была быть (при 2-х сегментированной 8- разрядной матрице ЦАП на ПК).
ИМХО, если полоса требуется меньше 1 Мгц, то здесь особой альтернативы сигма-дельта АЦП и не видится... А все что выше 10 МГц - это уже конвейерные и параллельные...
1) в первую очередь -это JSSC за 70е-90е годы
2) можно посмотреть следующие книги:
The Data Conversion Handbook. Analog Devices (Kester-2005)
Wide-Bandwidth High-Dynamic Range DA Converters (Doris,Roermund,Leenaerts-2006)
CMOS Data Converters for Communications (Gustavsson,Wikner,Tan-2000)
Principles of Data Conversion System Design (Razavi-1994)
Data Converter for Wireless Standards (Shi,Ismail-2001)
Цитата
0.18мкм BiCMOS
Если не секрет, где это у нас такую технологию используют?
В свое время при проектировании такого АЦП столкнулься с проблемой минимизации инжекции заряда канала МДП транзисторных ключей... пришлось находить компромисс между разрядностью и быстродействием. Да и емкости в этом случае получаются немаленькие, по прикидкам выходило, что минимальная ну никак не меньше 1 пФ должна была быть (при 2-х сегментированной 8- разрядной матрице ЦАП на ПК).
ИМХО, если полоса требуется меньше 1 Мгц, то здесь особой альтернативы сигма-дельта АЦП и не видится... А все что выше 10 МГц - это уже конвейерные и параллельные...
Большое спасибо за ответ! Много из перечислинных Вами источников у меня есть, но пока прооблема открыта. Я также столкнулся с проблемой charge injection & clock feedtrough, это достает немало хлопот. Но судя по материалам из инетернета, которые я обработал, разработка charge redistribution SAR ADC с разрешением 12 бит реальна.
Работаю в Киеве, но технология немецкая, и производится все там.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.