Задумался я тут: даст ли схема ускоренного переноса, которой нас всех учили на уроках информатики (http://www.rbtl.ru/wsap/posobie/chapter2/8.htm) выйгрыш в скорости по сравнению с быстрым переносом, используемым в FPGA (конкретно - семейство Virtex4: Fast Lookahead Carry Logic).
Может кто-то проводил/встречал исследования на эту тему?

PS Интересует разрядность сумматора порядка 15-20, DSP не предлагать

иследования такого рода пишуться за пару часов + обкатка на последней ISE шке. Но не ужели вам не приходило в голову, что на фпга (не азик !!!!!) аппаратный быстрый перенос сделан не просто так,
а люты это всего лишь логика ОБШЕГО применения.

Некогда думать, копать надо (q) какой-то старый анекдот ;-)
Приходило. Потому и не стал сразу это реализовывать. Спасибо.

Не знаю как Virtex, а на Altera я пробовал реализовать сумматор с предсказанием (как на схемотехнике нас учили) выигрыша никакого не дало, а в том, что в 2 раза больше аппаратных ресурсов заняло я убедился)))

На каком семействе пробовали? Я еше на FLEX8000 тренировался - давало еще как. И на FLEX10K тоже. Сегодня на Cyclone неактуально - у него Carry-Select архитектура, там надо счетчик о-очень большой длины делать, чтобы получить выигрышь. А на старых, на 8К уже с разрядности 6 начинался выигрыш, вернее, с этой разрядности начинала падать максимальная частота счетчика (обычного синхронного), в то время, как пр схеме с предсказанием частота оставалась прежней. Проверял до 32 разрядов - все ок, так на максимальной частоте и клокало.

Сегодня лучше это проверять на Cyclone II, там обычная, не Carry-Select, архитектура - начиная с какой-то разрядности должно начать проявляться.