Подаю сигнал на двунаправленный порт, переведенный в режим входа, создав testbench в Ise7.1.
При моделировании в Modelsim или встроенным в Ise эмулятором - получаю неоределенное состояние на этом порте при поданном (как я думаю) извне сигнале.
В версии 6.2 testbench'и создавались чуть по другому и все работало.
Бьюсь давно, если кто поможет, буду очень признателен.
Полная версия этой страницы: Двунаправленные порты Ise7.1+Modelsim
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(rotid @ Jul 14 2006, 16:40) 
Подаю сигнал на двунаправленный порт, переведенный в режим входа, создав testbench в Ise7.1.
При моделировании в Modelsim или встроенным в Ise эмулятором - получаю неоределенное состояние на этом порте при поданном (как я думаю) извне сигнале.
В версии 6.2 testbench'и создавались чуть по другому и все работало.
Бьюсь давно, если кто поможет, буду очень признателен.
При моделировании в Modelsim или встроенным в Ise эмулятором - получаю неоределенное состояние на этом порте при поданном (как я думаю) извне сигнале.
В версии 6.2 testbench'и создавались чуть по другому и все работало.
Бьюсь давно, если кто поможет, буду очень признателен.
to rotid на чем тестбенчи-то создавали? (язык/диаграммы?)
----> из "Работаем с ПЛИС, области применения, выбор - Working with FPGA"
http://electronix.ru/forum/index.php?showforum=15
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.