Имеем цепь: регистр - выходной буфер - линия - входной буфер - регистр.
Вроде как констрейн OFFSET или MAXDELAY from FFS to PADS учитывает "падение" на буфере, т.к. от свойств выходного буфера может здорово зависить величина этого пути.
Так вот, HyperLynx при расчете задержки в цепи то же считает "падение" на буфере, т.е. получается в качестве задержки распространения между кристаллами достаточно учитывать только время "пролета".

я, конечно, не такой в этом всем копенганен, чтобы, не зная специфики задачи, советовать, но всё же:
есть несколько грамотных ХАРР - применение DCM для компенсации всех этих межкристальных задержек. Общий смысл такой: пускаем по плате еще одну трассу с клоком0. В приемной плис на DCM заводится этот клок0 и собственный клок1 вырабатывается с той же фазой, что и приходящий снаружи. Т.о. с потоком данных можно работать внутренним клоком плис (клок1) с уже учтенными задержками.
(само собой клок0 и клок1 по частоте должны совпадать)

DCM/DLL это конечно хорошо для компенсации разбега фазы тактового, но задержки на шинах данных никуда от этого не денутся. Вот и возникло сомнение а не учту ли я дважды задкржку на выходном буфере если тупо взять значение задержки в линии из отчета HyperLynx.

Вы наверное немного не так поняли..
тактовый (который проходит по трассам, схожим с трассами данных) служит лишь, чтобы обучить DCM внутренний тактовый сигнал так, чтобы все выглядело так, как если бы задержек внешн.шине данных не было

Да нет, я про то что сигналы ходят не только от плисы к плисе ...

Doka, а можете пояснить какой глубокий смысл во внутреннем клоке с той же фазой что и внешний?
Ведь внешний клок генерируется источником вместе с данными, и имеет сравнимое же время распространения. Так что на приемнике тактовая и данные должны быть синфазны.

попробую:
смысл в том, чтобы вся плис работала в одном клоковом домене - по клоку1.
клок0 только для "обучения" DCM.

Это-то понятно (Ведь DCM - это блок с PLL-кой в Xilinx-е?). У меня сейчас стоит вопрос введения нескольких доменов синхронизации (попросту появляется несколько разных клоков) при переносе проекта с acex1k на cycloneII - вот я во все это и вникаю. В Асексе была такая фича - ClockLock называется, судя по документации - делает, то что Вы описали:
"The ClockLock circuitry uses a synchronizing PLL that reduces the clock delay and skew within a device. This reduction minimizes clock-to-output and setup times while maintaining zero hold times".
Ну "clock delay" уменьшить можно, если соответственно сдвинуть вперед фазу выходного сигнала, это не фокус. А вот как уменьшается skew в пределах чипа - непонятно. (хотя возможно под "device" тут имеется ввиду вся плата целиком, а не собственно Альтерина).
C "clock-to-output" тоже ясно - раньше даем клок, раньше получаем результат. Тоже не фокус.
А вот с "Setup times" - непонятки Клок-то внутри раньше щелкнет, значит данные надо на входы ПЛИС пораньше подать, то есть -"Setup times" должны увеличится. Чего-то я упустил?