Кто занимается проектированием в MG, а именно в пакете ICFlow.
Спроектировали топологию микросхему (цифровую) из VHDL, а промоделировать не получается. После того как получили топологию, DRC проверили, а LVS не получается. Был получен spice-netlist и как теперь промоделировать (сравнить) с исходным VHDL файлом. Или как-то проверяют топологию другими способами.

В данном случае топологию можно (иногда даже нужно) проверить непосредственной симуляцией в SPICE. Хорошо работает для схем до 100к транзисторов.

Space получил, как теперь сравнить данный space c первоначальным vhdl, verilog или промоделировать. В каком пакете ? Есть встроенные пакеты для моделирования в DA, или нужно использовать ADvance MS.

Для симуляции я лично использую вообще t-spice. Хотя это и не существенно, лишь бы были модели транзисторов.

Последовательность действий такова:

1) Описываешь устройство как .subckt xxxx .ends

2) Создаешь тестовый модуль (файл SPICE), где задаешь (согласно модели устройства) набор стимулов. И команды для SPICE.

3)Подключаешь свое устройство, жмешь пуск и вперед пить кофе.

4)Смотришь результаты и видишь что схема не работает ;*)

Пример для простого операционного усилителя:
------------------------------
Это netlist: ext_opamp.spc

.SUBCKT ext_opamp avdd ibn ibp in out ovdd ovss sub

* тут куча транзисторов

.ENDS
------------------------------
Это модуль стимулов: tran.sp

.include ext_opamp.spc

* Main circuit: tran
C1 out Gnd 10pF
C2 N2 Gnd 10pF
L3 N2 N5 10n
Xopamp_1 vdd N6 N4 in N7 vdd Gnd Gnd ext_opamp
R4 N7 N2 300 TC=0.0, 0.0
R5 N5 out 50 TC=0.0, 0.0
i6 N4 N6 20uA
v7 vdd Gnd 3.3
v8 N1 Gnd 1
v9 in N1 pulse(0.0 1 0 10n 10n 1u 2u)
* End of main circuit: tran
-------------------------------
Это исполняемый файл: cmd.sp

;opamp
;TRANSIENT RESPONSE LARGE SIGNAL
;10.08.2006

.include tran.sp
.include ../../../../../mod/mod_MOS.L49.AMI-1.0.lib

.options abstol=2e-15
.options reltol=1e-9
.options verbose=2
.options mosparasitics=1

.op
.tran/op 1u 10u

.print tran v(in)
.print tran v(out)

Ну для начала пакет тут совсем не причем. Проверка LVS делается тем-же, чем и DRC. Только runset другой. Для того, чтобы проверить LVS, достаточно иметь вериложный нетлист из библиотечных элементов (gate level), CDL-ку от библиотеки, где описана на spice схематика и собственно runset, который описывает правила извлечения элементов из топологии. После чего всё это вкупе скармливается calibre (или что там в этом IC Flow, я не в курсе), либо другой проверялке, и она показывает различия. И если оно не проходит на ЦИФРОВОМ дизайне, то это либо кривая библиотека, а именно CDL-ки, либо кривой runset. Третьего не дано. Надо смотреть LVS-отчет и выяснять, кто виноват. Да, runset дают вместе с технологическими файлами, а не с цифровой либой. Он поставляется вместе со спайс-моделями, drc- и rcx-файлами, описаниями, и т.п. И последнее - если есть блоки памяти, сформированными мемори-компилером, то еще подключается в общую кучу CDL-ки, сформированные мемори-компилером.