Такое вообще существует в природе?

Что такое "логический отладчик" я не очень понимаю, но изготовить интерфейс для работы через JTAG и с Altera и с Xilinx не очень сложно. SM510PCI, например, кроме основной работы с DSP TMS320 может эмулировать в т.ч. ByteBlaster MV и Xilinx Parallel Download Cable III для работы с 3.3В CPLD и FPGA, указанных выше брендов.

Если ПЛИС это FPGA то тогда наверное Identify от Synplicity, правда сам им не пользовался, так что о плюсах - минусах не скажу. Для CPLD нечто подобное вряд ли существует.

Identify - это программный отладчик RTL-кода. А нужно именно в железе.



Как SignalTap у Altera или SiliconExplorer у Actel.

Нужно чтобы еще ПО поддерживало соответствующие ПЛИС.
Изготовить самому обородувание - не подойдет =(

Разве?
Identify RTL Debugger is the first software tool that allows you to probe and debug your FPGA design directly in the source RTL. You use Identify software to verify your design in hardware as you would in simulation – only much faster and with in-system stimulus.
от сюда взято

посмотрите вот это-
http://www.s3group.com

Я сейчас дописываю статью как раз об этом.
Как сделать логический анализатор "своими руками" - такая статья у меня уже есть.
А вот как прицепить к JTAG - буду делать маленький проект, если успею.
Пока из проектов к статье есть визуальная оболочка и на Veriloge додоелываю модель BSCAN_SPARTAN3.
Если есть вопросы - пишите или звоните, тк оба находимся в Питере.
Удачи!

Что-то по-началу поверхностно пробежался по описанию.
Хорошая штука, но не решает проблему - она не поддерживает одно из требуемых семейств

Нужно продоваемое обородование (с ПО), которое поддерживает режим тестиравания JTAG