Если смотреть в Xilinx FPGA Editor-е на GCLKBUF, то у него есть вход CE. В библиотеке элементов GCLKBUF (он же BUFG) без этого управляющего сигнала. Ну очень нужно завести 4-ре клока с внешних глобальных пинов на глобальную шину (через 4-ре BUFG с CE). Можно на VHDL-е, можно в схематике. Заранее благодарен. Elresearch

А вас не смущает, что в зависимости от момента подачи разрешающего сигнала СЕ,
в схему могут пройти подрезанные первый и последний импульсы?

С каким клоком работать выбирается перемычками на плате ещё до подачи питания. так что в этом проблем то нет. Тем более в Virtex 2 именно такие элементы есть. Непонятки именно с Spartan 2

А вот так... попробуйте...
Входные сигналы собираем на мультиплексоре - один из 4-х, его выход выводим через OBUF на IOPAD, тот же самый пин, на котором есть возможность поставить глобальный вход CLK - и ставим буфер BUFG. Такое работает на XC9500 семействе...
Если не в "лом", получится - киньте весточку...
Николай. nicom@ru.ru

Если используем мультиплексор на LUT, то можно так не извращаться. достаточно после мультиплексора поставить BUFG и CLK будет разведён на глобальной шине, но это не интересно, т.к. задержка на линиях до мультика и задержка на мультике уже не есть хорошо :-(

Да, но в СПАРТАНЕ2 есть возможность выровнять задержку...

Если мне память не изменяет есть такая штука как BUFGMUX