Здравствуйте.
В проекте есть модуль на VHDL, функция которого заключается в объявлении и настройке DCM в проекте. Текст кода получен с помощью coregen и немного модифицирован (приложен ниже, чтобы не загромождать пост). Частота входного тактового сигнала 10МГц.
Вышла такая незадача: Maпер при своей работе добавляет констрейн в PCF файл TS_dcm_inst_CLKFX_BUF = PERIOD TIMEGRP "dcm_inst_CLKFX_BUF" 5 ns HIGH 50%. Т.е устанавливает период сигнала (CLKFX_BUF - сигнал с выхода CLKFX до входа глобального буфера BUFG) равным 5 нс, а у меня там на самом деле 40МГц - т.е 25 нс. Причем несмотря на параметр CLKIN_PERIOD DCMа мапер считает что входной сигнал равен 50МГц, соответственно после умножения на 4 получается 200МГц, откуда и появляется этот констрейн. Естественно этот констрейн не выполняется.
Скажите, как объяснить маперу что частота входного сигнала 10МГц??
Кроме параметра CLKIN_PERIOD в generic для DCMа пробовал это делать атрибутами в VHDL коде

а также в UCF файле:

не помогло.

Констрей надо указывать на входной клок FPGA. Т. е. в ucf:

Благодарю Вас за совет. Все сработало как надо.