Чем просимулять плату?
Дано:
1. Protel DXP, PCB 12 слоев (6 сингнальных);
2. Схема: FPGA к которой прицеплено a) сигнал 1.5GHz (две дифф пары), шина 64 бита 66...133MHz LVTTL.
3. Эффект - при работе шины большая помеха на цепях 1.5GHz. Шина молчит - все ок.
4. Хочу: отсимулять вторую редакцию железки (чтобы не было 3, 4 и тд редакций ).
5. Шина и 1.5GHz веревки лежат на разных слоях, практически не пересекаются.
6. Подозрение - что это наводки по земле и питанию.

Чем такие вещи народ моделирует?

Да чем угодно, возьми HyperLynx например, лично мне нравится прога, проблемма только в моделях на элементы.

RandI, а можно поподробнее? Очень уж интересная тема. В каком КАДе необходимо разводить плату, как указывать активность тех или иных элементов на схеме/плате?

Если помеха по питанию, то HL не поможет.
Напишете стек слоев, кто в каком слое стартует, через какие проходит. Рядом со всеми переходами (если при этом есть смена опорного слоя) есть низко импедансные пути для возвратных токов?

HyperLynx понимает:
1. Specctra DSN files (*.DSN)
2. Accel EDA (*.PCB )
3. Файлы CADENCE Allegro files (*.A_C,*.BRD)
4. Mentor Board Station files (*.PRT)
5. Visula files (*.PAF)
6. Zuken CR-3000 files (*.BSF)
7. Valor ODB++ files(*.odb)

К сожалению не работал с Protel и не знаю какие файлы он делает, но думаю, что такой популярный пакет как Protel, HyperLynx должен поддерживать.
А насчет активности элементов, то прораммы моделирования, насколько я знаю, не учитывают излучения от самих элементов, так что тут имеет значение только активность соседних сигналов.
Там есть такая кнопулька типа "Show aggressor Net", так вот, можешь ее включить и тогда будут учитыватся помехи от соседних дорожек. Но как я уже говорил необходимы модели на те элементы схемы, через которые проходит исследуемый сигнал и цепи агрессоры, а с моделями большие problems .

Не думаю, что помехи в диф. паре из-за помех по питанию, т.к. диф. пару как раз и используют, чтобы избежать проблем с опорными слоями и питанием. Скорей всего это наведенные помехи, надо смотреть путь прохождения диф. пары.
Кстати monty между шиной и диф. парой есть земля?

Protel умеет сохранять плату в формате *.hyp, который вполне открывается HyperLynx'ом.

Я может быть слишком коротко сказал об этом.. Между шиной и диф. веревками - неразрезная земля. Высокочастотные диф веревки идут только на топ-слое, ни через какие переходки они не тянуться. В непосредственной близости от диф. веревок никого нет (8-10 * ширин проводников вокруг диф линий пусто).
Помеха, собственно, не обязательно именно на диф веревки наводится - я то как раз думаю что наводится уже где-то в районе самого корпуса(в самом) фпга, по шарикам земли/питания (я землю rocketio на общую землю поставил). Это очень похоже на проблему которая называется SSO noise. Наверное надо было так вопрос поставить: на какой софтине удобнее всего проверять уровень SSO шума (про ansoft + nexxim просьба не говорить)?

может быть Speed2000 вам поможет от Sigrity.
Покрайней мере по картинкам в различных публикация можно сделать заключение что они это могут симулировать.
http://www.sigrity.com/products/speed2000/spd2k.htm

Если вдруг его раздобудите, залейте на ФТП. интересно было бы посмотреть на эту программу.

Еще вопрос: а ограничение по току на один банк IO в FPGA вы не нарушаете своей шиной на 64 бита?

А Вы не пытались отключать не всю шину 64, а по частям? Чтобы локализовать проблему.
И извиняюсь если offtop, а как Вы доказали себе что проблема именно в Вашей разводке, а не в нарушении при изготовлении PCB и/или монтаже? При заказе PCB оплачивался контроль импеданса? У Вас есть плата без монтажа, чтобы измерить самому? Вы уверены, что плата после монтажа качественно отмыта? Нет желания сделать рентген (если проблема локализуется)? Этот список можно продолжать до вечера. А решать ее Вам.