Задача следующего характера, требуется реализовать деление двух чисел на FPGA StratixII, числа будут длиной до 64-х разрядов, длина результата деления такая же как и у входных данных, разрядность входных данных также одинакова, более того они будут друг от друга отличаться максимум в 4 раза, Использовать компонент lpm_divider, не представляется возможным, по скольку результата от него ждать ооочень долго. Прошу подсказать другие пути решения этой задачи кроме банального деления в столбик, поскольку-это также займет очень много тактов, буду благодарен также если кто-то пошлет меня на литературу, где приведены другие алгоритмы деления

http://www.opencores.org/browse.cgi/by_category
там есть полноценные делители

Спасибо.

Кто качал с opensource.org Single Clock Unsigned Division Algorithm где взять definition package??

Спасибо!

А что, реализация обычных стандартных алгоритмов деления с ускорением третьего порядка - тоже долго считает?

М.А.Карцев, В.А.Брик "Вычислительные системы и синхронная арифметика".

А в электронном виде не встречалась?

Может подойдет матричный делитель (раз поднята и синхронная арифметика)
http://electronix.ru/forum/index.php?act=A...ost&id=5168

Взято из 6-го поста: http://electronix.ru/forum/index.php?showt...&hl=деление

Мне всегда удавалось сделать из деления умножение, то есть A/B=A*K, где K=2^N/B. А уже умножение реализовывать через сложение со сдвигом. Да, за один такт такую операцию не провернешь, но с использованием пайплайна можно ее здорово разогнать...
Кстати, операция типовая. Правда, у меня разрядности были меньше. Зато у тебя микросхема больше и шустрее