С недавних пор стали появляться люди, желающие по-быстрому перекатать HDL-проект на российкую элементную базу.
В свободном доступе нет никакой информации, позволяющей оценить такую возможность - почему-то не принято
делиться у нас с разработчиками такой "служебной" информацией (не нужны, видать, сторонние разработчики - хотя некоторые
предприятия и позиционируют себя как фаундри).Тем более, когда речь идет о стойкой топологии. Это, мягко говоря, неправильно.

Вот и решил я попробовать поломать такую печальную картину.
Выкладываю ознакомительную версию нашей стойкой библиотеки для синтеза в MG Leonardo.
Кратко:
-техпроцесс КМОП 1.0 мкм базовый (cкомпиллирован под изготовление на любом российском предприятии, имеющем 1мкм техпроцесс);
-около 180 стандартных ячеек;
-"errors free" с высокой вероятностью - прошла проверку при 3 изготовлениях БИС;
-есть дополнения в виде библиотеки ПАДов, некоторых аналоговых модулей (здесь не прилагаются);
-про стойкость здесь писать не буду (дабы..), для способных расшифровать - 3 по Г.

Возможно, всего, что сейчас происходит в недрах электронных "монстров", я не знаю. Но моя информация будет такова:
-на сегодняшний день это лучшее, что Вы сможете найти (сможете ли, вообще-то?), имеющее в итоге приемлимый выход годных.
Много говорят про 0.8мкм или даже 0.5, 0.35, 0.24, 0.18 - хотите, - верьте...

Очередной запуск наше предприятие планирует где-то через 2-3 месяца.
Можем "пустить" к себе миллиметров квадратных так 20, - если это интересно кому-то.
Если в целом Ваш проект проходит по синтезу на основе нашей библиотеки (времена и площадь) - решайте.
Возможно разработать к ней дополнительно какой-нибудь особенный модуль со специфическими требованиями.
Например, 1ГГц делитель частоты на входе, LVDS-приемопередатчик, PLL, RAM, ROM и т.п.

Да, есть одна не очень приятная особенность - предприятие-изготовитель делает партию где-то 3 месяца. Но бывают и "затяжки" до полугода...
А иногда вообще запарывают партию...

Успехов.

И этим все сказано.

Это, конечно, очень хорошо, но вот только чем из нее что-то более менее стандартное, например .lib сделать? Обратно знаю, есть такой "syngen". А вот туда как?

Хорошо, вот либ.

>>нашей стойкой библиотеки
А данные по накопленной дозе и устойчивости к однократным не обнародуете?

Правильно сделали.Я думал что всё намного хуже.А тут смотрю - lib-файл написали.Я демал, что и этого у нас нет.
А HDL-модели для моделирования есть в природе?

5В питания. Тест на 10МГц. Схема из 20тыс. транзисторов. По непрерывной 10е8 при интенсивности ~700

Да, еще:
- сделана доп. защита всех ячеек от ЭМИ. Но такие испытания не проведены. Экзотика.

Питание (2-5)В
Также, забыл написать, что металла всего 2. Поликремний 1.
Это несколько ограничивает возможности трассировщиков.
Но, что есть, то и есть.

Для строителей ССССБИС:
- давайте без эмоций. Такие техпроцессы.
- не всем и не всегда нужен глубокий субмикрон - особенно, когда дело касается космоса.


HDL модели есть. Завтра свежую-последнюю версию могу положить если надо

Приятно удивлён.
А софтина, которая разводит, может после разводки выдать нетлист с sdf, который бы замоделить можно было?
И как она, эта софтина называется, если не секрет?

Выкладывайте, мало ли,пригодится.

А софтины такие - все трассировщики нормальные.
Самый простой (не лучший по качеству разводки, но вполне рабочий) вариант - SPR в пакете Таннер Тулз. Энкаунтер от Каденсов, Астро от Синопсисов, например.
Экстракция схемы из разведенной топологии и последующее моделирование в Spice или H-Sim с учетом реальной топологии - это обязательная процедура верификации. Без нее никто в производство ничего не отдает. Если схема большая, и в Spice ее нереально долго моделировать, то все равно, проводится свич-моделирование-верификация.

Вот и модели.

Продолжаем ЛикБез по проектированию отечественных кристаллов.

На сколько мне известно- результат работы трассировщика- gds-файл.Вопрос- как Вы тогда этот gds на родные станки портируете?

Нет, у каждой проги собственный внутренний формат данных, с помощью которого обеспечивается проектирование (а именно рисование, DRC, extraction, LVS и т.д. и т.п). GDS - формат меж Кадового и меж организационного общения. Проги имеют экспорт в него.
Его с превеликим удовольствие "кушают" российские изготовители фотошаблонов. Те, у кого есть такие "станки" как ZBA-20, ZBA-21 и т.п.

[quote name='zzzzzzzz' date='Dec 12 2006, 18:38' post='186523']
[quote name='Mad Makc' post='186339' date='Dec 12 2006, 11:35'] Продолжаем ЛикБез по проектированию отечественных кристаллов.
[quote] GDS - формат меж Кадового и меж организационного общения. Проги имеют экспорт в него.
Его с превеликим удовольствие "кушают" российские изготовители фотошаблонов. Те, у кого есть такие "станки" как ZBA-20, ZBA-21 и т.п.
[/quote]

Сначала "переваривают", потом "кушают":-)

Попробовал ли кто-нибудь отсинтезировать что-нибудь?
Интересны мнения, замечания, пожелания.
Про разработки я уж и не пишу...

Хорошо что напомнили!Значить так.Синплифай Ваш либ-файл переварил(мало ли,у вас такой информации нет).
Теперь про мнения, замечания, пожелания. Мда...давно( а точнее никогда ) я такого репорта по площади не видел.Ну да ладно.В начале топика Вы пердложили не чмырить отечественные технолологии, а брать что есть, поэтому и я не буду.
Ну да я отвлекся.
1.Какой максимальный размер кристалла вы можете сделать?
2.В библиотеке обнаружил немеряное количество трехстабильных буферов всех мастей и мощностей.Почему их так много ?
3.Почему в библиотеке остальные элементы только одной мощности?

Пока всё.

У меня давно такое желание есть...Но я бы не хотел сам заниматься синтезом БИС. Вот, к примеру,во что выливается перевод из моего отладочного варианта на FPGA в бис с пр. 5 или, хотя бы с 1, но с темп. диапазоном -60- +70 Ц.?

Ответы на последние вопросы, в том числе заданные "между строк":

- напомню, что это супер-пупер стойкая библиотека. Все транзюки в топологии кольцевые (а это добавляет площади помимо КТО техпроцесса).
-температурный диапазон -60 +125;
- не стоит даже пробовать синтезировать "пентиумы" - при таких площадях кристалла у нас никто годных не получит вообще.
Максимальный размер кристалла, на который стоит ориентироваться около 100 000 000 мкм кв. (10х10 мм кв)
Максимальный размер кристалла, который оборудование "проглатывает" без особых проблем до 15х15 мм кв. Чуть меньше даже. Есть, правда, спец. приемы, снимающее это ограничение. Теоретически можно сделать кристалл на все пластину диаметром 150мм. Правда, никто так сильно с ума не сходил....
- Трехстабильных буферов много? Я бы добавил еще штук 200 для полноты счастья, да времени на это нет. Дело в том, что они разной выходной мощности и с разными входными сигналами.
Если Вы обратите внимание, то заметите, что и остальных элементов "много" относительно "нормы". Например, есть не только 2И, но и 2И с одним инверсным входом. Такой был заложен принцип при выборе набора ячеек. Это позволяет синтезировать гораздо более компактные схемы при той же функциональности.
- Не все остальные ячейки одной мощности. Есть еще необходимый и достаточный набор буферов и инверторов. Это логичное построение библиотеки - как правило, ячейки работают на такие же ячейки. А там, где возникает нагрузка, не удовлетворяющая заложенным требованиям к ячейке, синтезатор ставит буфер, чья нагрузочная способность "покроет" запрос.

Кстати, какая площадь Вас напугала?
Вы не забыли перевести микроны в миллиметры?
1мм кв - это 1000 000 мкм кв - с виду действительно, выглядит внушительно... Целый мульон :-) А по жизни - без хорошего пинцета и не взять...

Да, зловещая тишина ...
Неужели все ушли разрабатывать Пентиум-6?
Стойкие и шустрые ASICи тысяч на 50-100 транзисторов никому не интересны? Вот, блин, я попал... :-)

Ну, может, я не совсем понятно написал про либу...
Для тех, кто может оценить ее уникальность по картинке низкого качества, прикладываю изображение топологии одной из ячеек.
Правда, не похоже на обычные "палки"?

Наверное, не в ту ветку запостил.

2zzzzzzzz:
Прайс листа не хватает))

синтезировал с вашей библиотекой 51 ядро(синхронное,без памяти):
Instances 5010 Area 14682128
Fmax 2.5 MHz
---------------

Было бы важнее уточнить о наличии готовых ip блоков(если таковые имеются):
память(sram), fifo, eeprom(или даже flash)
процессоры/периферия

на tsmc25 результаты более интересные(практичные) получаются ))))

Прайс-листа нет. Индивидуальный подход, так сказать. Это не означет "дорого". Скорее "точнее".

14.7 мм кв - это не много для стойкого 51-го. С ПАДами будет кристалл примерно 4х4. Вполне удобоваримый размерчик для производства.

А вот с частотой у вас чего-то не в порядке - надо разбираться.
Фриверные ядра частенько кривоваты бывают.
Эта кривость не так заметна на субмикронных технологиях.
У вас в HDL 51-го общая шина или мультиплексоры?
Мы заканчиваем стойкий PIC16 - частота около 50МГц.

Что касается ip :
готовые решения есть, но они всегда требуют "масштабирования" под конкретные задачи. Это решается в рабочем порядке.
flash не делали, так как они не стойкие.
Зато есть однократно программируемое ПЗУ на пережигаемых поликремниевых перемычках, стойкое. Ну и масочное, само собой.

Замечу, что для ASICов такой подход "влоб" (взять, например, библиотечное ядро и отсинтезировать его), как это нормально для FPGA, не совсем правильно. Так как к ресурсам надо относится "бережнее", чем в случае программируемой логики. Зато есть возможность добавлять "уникальные" модули, не характерные для нее.
Да и основная идеология ASIC - минимизация стоимости для серийного производства при малых сроках разработки.
Одним словом, правильно делать оптимизацию HDL под ASIC.

tsmc25 - это все-таки не "наши". Для техпроцессов 60нм разница будет еще разительнее. Ну и что? Это ж разные "песни".
Есть, кстати, и ограничение "снизу" - кристаллы менее 1 мм кв не удобны в производстве, - операторы матерятся...

Спасибо за отклик!

Простите, енто как? У меня вот недавно был проект в котором было 2 ядра MIPS 4K, матрица умножителей, DDR контроллер, ну и всякие мелочи I2C,I2S,UART. Я с трудом представляю как все ето можно быстреньо "оптимизировать".

Да никак. Просто, когда собираются делать ASIC изначально, то это учитывают.
Хотя, это вопрос философский - либо быстро, лишь бы правильно работало,
либо при этом стремиться к хорошей динамике и меньшему размеру схемы.
Первый подход в наше время преобладает, так как время - главный фактор.
Зато второй дает преимущества в экономике.
Оба варианта "сливаются", когда проект выполняет опытный разработчик...

Не надо (применительно к данному техпроцессу) заниматься "двухтрубными" гигантами. Это для чего-то попроще все-таки. Для больших схем альтернатива одна - идти к производителям с меньшими нормами. Тайвань, Китай и т.д. и т.п.

Оба варианта "сливаются", когда проект выполняет опытный разработчик...
//////////////////////////////////////
А причем тут опытный разработчик. Сегодня лучше синтезатора трудно что то сделать.

Ошибаетесь. Синтезатору можно очень сильно помочь в правильном писании HDL в смысле применения например вместо регистров с разрешением защелок с gated clock, или выбором устройства внутрених шин - мультиплексированных или tri-state. Экономит площадь - только в путь. И это один пример, можно много привести. Потом расставление всяких там /* synopsys enum */, /* synopsys full_case */ и т.п... Это с одной стороны. А можно и с другой стороны - сделать full custom блок на транзисторном уровне, выполняющий ту-же функциональность, что и сделанный на стандарт целлах, но на гораздо меньшей площади.

Получается, что опытный разработчик отличается от неопытного только тем, что ознакомился
с разделом Synthesis конкретного пакета под конкретный кристалл с базовой библиотекой.

Нет, опытный разработчик в части ASICов - это такой разработчик, который может в уме оценить выигрышь в площади или быстродействии того или иного схемного решения, всего лишь взглянув беглым взглядом на технологическую либу, в совершенстве знающий SDC и директивы синопсиса (они стандарт де-факто и их понимает любой уважающий себя синтезатор), а также имеющий понятие о структуре и построении КМОП-схем на уровне транзисторов, а еще лучше - с КМОП аналоговой схемотехникой. Первые навыки позволят оптимально описать устройство на HDL, а последние - сваять какие-то full custom блоки.

Может мне кто нибудь толком объяснить, почему я должен работать на кровне транзисторов?

Вы может и не должны. А опытный разработчик ASICов должен. Хотя бы не работать, а знать в теории.

Нет ребята. Пулемета я Вам не дам!

Там два металла в топологии ячеек что-ли заюзано? Или это мне так показалось? Сколько вообще металлов в технологии? Как эти ячейки располагаются при place-route? Вплотную с разводкой над ними, или с каналами для разводки меж них?

Есть ли .plib/.pdb либа для синтеза в topographical mode у синопсиса?

Металла 2, поли 1.
Вертикальная трассировка М2, горизонтальная М1, с каналами.
plib/.pdb нет.

А у Вас есть опыт трассировки без каналов со всего 2-мя металлами?
Поделитесь вкрадце?
В Синопсис мы свою либу не переводили - никак не хватает времени.
Текучка "грызет".

2 sazh:
Не надо пулеметов, спасибо, есть свои....

Нет, нет такого опыта. Я же не знал, что там 2 металла. Думал что три. А в трех вожу без каналов (точнее не я, а Astro водит). Правда и внутри ячеек не задействовано ничего кроме поли и первого металла.



А LEF (физический, который с блокейджами и пинами)? Из него plib (а еще лучше милкивэйная база с FRAM/TIM/PWR view) на раз делается.

На этой неделе начну ставить новые пакеты, посмотрю.
Все требует изучения, времени....
А эту либу мы для своих нужд пользуем (так и далее, похоже, будет).
В простом варианте можно трассироваться в Таннере.
Есть опыт "ужимания" каналов вручную (по разумным кускам топологии, естественно). Иногда даже в ноль. Жаль, что у компов пока мозгов на такое не хватает. Хорошо бы встретить "мощного" программера-алгоритмиста. А то вот есть задумка свой трассировщик для БМК слепить, а "мощи" не хватает.

От разводки поликремнием в "нижнем" слое сознательно отказались.
Дело в том, что в России поли без силицидов, то есть пов.сопр. около 25 Ом на квадрат, в отличии от "буржуинских" процессов, где оно около 4 Ом на квадрат. Динамика.
Не понятны мне наши технологи. Ведь это не такая сложная процедура...
Также, непонятно отсутствие металлов более 2. Ведь уже на втором проблемы планаризации как-то решились. Что мешает сделать третий - не знаю...

Удачи всем!

Наверное... Отсутсвие планаризации Двухметалловые технологии без нее существуют в изобилии.

Зы - про БМК трассировщик - а чем Astro / Astro GA плохи? Или есть какие-то свои ноу-хау, которые реализовать хочется?

ЗЗы - насчет "так и далее будет" - очень возможно. На сколько я себе представляю рынок, стойкие дела вещь очень редко востребованная. Зато если востребуют - стоит это дорого.

Да этот трассировщик должен в М2 только разводить, используя заложенные в М1 возможности "нырять". То есть, жестко специфицированные требования к разводке. То, что это реально - нет сомнений, по крайней мере вручную я делаю что угодно на этой матрице.
Насчет Astro пока не знаю - надо пробовать.

Смысл такой - делается заготовка-полуфабрикат на "крутом" предприятии.
Получаем пластины, покрытые М2. И на относительно "грубом" производстве, сделав фотолитографию по М2 получаем нужные чипы. Когда нужно и сколько нужно в кратчайшие сроки (само "допроизводство" - пара дней). Просто и эффективно.
Дело за "умным" трассером. Вручную много не "наковыряешь".

надо пробовать. В принципе - нарисовать в либе блокейджи в M1 где нельзя нырять (причем это само скриптом из топологии делается при изготовлении либы), и разрешить водить где хочет и как хочет. Должен наверное сообразить.

ДИКО ИЗВИНЯЮСЬ, в самой первой своей реплике я приложил не совсем тот файл SYN для Леонардо.
Приложенный файл предназначался для крайне тяжелого случая трассировки и из-за этого
демонстрирует при синтезе динамику схем примерно в 30 раз хуже.
Испраляюсь здесь. В этом варианте есть также ПАДы общего назначения.

Для интересовавшихся этим вопросом людей провел простенький синтез 8-ми разрядного счетчика:
___________________________________
library ieee;
use ieee. std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

entity counter8 is
port ( CLK : in std_logic;
RST : in std_logic;
CNT : out std_logic_vector(7 downto 0)
);
end;

architecture counter8_IO of counter8 is
signal counter: std_logic_vector(7 downto 0);
begin
process (CLK, RST)
begin
if ( CLK'event and CLK='1') then
counter <= counter + '1';
end if;
if(RST='1') then
counter<="00000000";
end if;
_________________________________
Результат 270 МГц тактовой.
Здесь нет учета паразитов трассировки вообще. С учетом,- надо снизить результат где-то с коэффициентом 0.8-0.9

Аналогичная ситуация с lib -файлом. В нем надо "закомментить" wire параметры в "шапке".
Синтезаторы никогда не могут знать точных длин трасс.
Поэтому, приходится иногда экспериментировать.

А вот для того, чтобы меньше экспериментировать, и нужны plib/pdb. Свежие синопсисы в процессе синтеза пускаю оценочный place/route, оценивают трассы с учетом реальных паразитов, считают задержки, и на основе этого оптимизируют. Но плейс-раут пускают только внутри, для оценки, никаких результатов этого плейс-раута наружу не выходит.

Да я уже давно (по Вашим рекомендациям) "заочно люблю" Astro. Но вот только все никак не доберусь поставить и освоить. Кстати, будьте добры, напишите какой там пакет лучше ставить на сегодняшний момент. А то, на фтп целая "каша" из синопов. Как обычно, надо все и побольше. Можно в ПМ. И совсем прекрасно, если "ткнете носом" какое к этому слабительное подходит. А я завтра и начну. <img>

Да.., топология библиотечного элемента действительно эксклюзив.
Правда вызывает сомнения то, что вы правильно расчитали задержки для элементов (уж очень большие стоки, если я правильно разобрал), т.к. 1/270 МГц = 3.7 нс на задержку распространения на триггер + 8 разрядный сумматор с параллельным переносом - это круто для наших микронных технологий.
Вы писали:
наверно, уже закончили - и какой результат, если не секрет?

Интересно посмотреть на топологию D-триггера со сбросом? если не секрет, конечно...

А какой программой разводите топологию? AutoCell не используете от ментора?

Это не круто. Триггер примерно 1 нс, инвертор около 0.25 нс. Типично для 1 мкм техпроцесса. Остальное добавляет трассировка.

Почти. Последние "штрихи" наносятся, верификация чипом идет. Дело в том, что мы были чрезмерно оптимистичны, когда начинали. Думали, что это действительно нужная штуковина. Но, за это время никто не проявил реального интереса ни в качестве заказчика, ни потребителя. Так и "молотили" в фоновом режиме, за свой счет. Просто жалко бросать, много усилий и времени затрачено. Через месяц-два, может, и запустим в производство.
В каком виде? В принципе, топология такой библиотеки не распространяется, конечно.
Нет, AutoCell не пользуемся. Разводить можно любой, но всегда необходима настройка либы под конкретный трассировщик.
В самом простом случае (для блоков МК, например) мы вообще поступали весьма "хмуро" - предварительная трассировка модуля в Tanner и последующая ручная "утрамбовка" каналов.
Так как в РФ только 2 металла. Для таких производств плотнее не сделать уже никак и ни в каком другом "волшебном" трассировщике.

А программное обеспечение для него кто пишет?

Уже написано фирмой "Майкрочип". Совместимость максимальная.
Программатор USB (так как он специфичен для нашего МК) будем делать пока чип "выпекается". Это не долгая "песня". А вот последующая верификация и испытания в "реале" потребует сил, конечно. Но, если будет получаться, как планировалось, то это будет проходить бодро и с хорошим настроением.

Упреждая критику. Мы не претендуем в данном случае на высокую функциональность, такой МК относительно современных "зверюг" - игрушка. Наш поинт на высокую стойкость и надежность.
Эдакий "мозжечёк" для управления "форточками" на КА, освающего "звездные дали".
Вера, что это кому-нибудь нужно, еще есть небольшая....

Извините за настойчивость.
Кто и чем будет гарантировать эту совместимость.

Зачем её гарантировать? Достаточно документации по программированию. Если использование в ответственной аппаратуре, то, как обычно, - такой гарантией и критериями верности работы могут быть только реальные измерения и испытания.

Попробую написать инструкцию пользователя:
откройте программный продукт фирмы такой - то версии такой то
Выберите device x фирмы y. Это будет оно.
Это ничего. что штатные средства программирования не подходят, а корпус не стандартизирован, и у Вас уже есть задел в виде готовых проектов.
Реальные имерения все покажут.
А если что то не склеится - есть сайт поддержки такой то фирмы такой то.

Так, да не совсем. Инструкция по программированию должна быть своя, как и поддержка. Совместимость программ может быть указана как справочная информация, с пояснительными "тонкостями".
Использование "родного" ассемблера тоже может быть указано как возможное.
В принципе, можно и "переписать" МПлаб. Решаемо, короче. Были бы цели и средства, программисты найдутся.
Программатор свой, посему только он и штатный.
Корпус стандартизован. Металлокерамика.

Если бы не знал сколько у нас делается аналог, правда, атмела, сказал бы, что вы что-то затянули... но когда мк разрабатывает 1 или 2 человека, то так оно и выходит...
да хотя бы картинку увидеть, общий вид, только png, а не jpg. Просто любопытно, то что я видел было либо с ушами, либо с охраной, либо и то и другое, а про кольцевые - слышал, но не видел в чистом виде в библиотеке, так на буферах или в "аналоговых" схемах приходилось...
рекомендую попробовать, для двух металлов очень эффективно, он же размешение делает раз 30, подбирая оптимальный вариан, а руками сколько вариантов проверишь?!
да пока и не только в РФ...

Даже не в этом дело, людей несколько. Только "делание" в свободное от текущих задач время происходит. Это и есть "фоновый режим".

Нажмите для просмотра прикрепленного файла
Спасибо, раз так, то приобщусь-посмотрю.

Спасибо за картинку! Очень интересно. Но, как я понял, у вас над элементом заняты и 1й и 2й металлы, шинку протащить во втором металле через элемент почти и не где, если тоже самое на логике, то тогда нужно раздвигать элементы, чтобы вертикально металл 2й тянуть - это плохо, с точки зрения минимизации площади разводки. А вся разводка у вас на канал ложится...

Может вопрос не в тему, но вы считаете, что кольцевые транзисторы надёжней ушастых? поэтому сделали такую библиотеку?