Применяю устройства с C8051F310 в составе большого шкафа автоматики. Питается шкаф через мощщные конверторы (24В, 5 или 10А). При включении автомата питания напряжение растет около секунды. Пи этом 5 МК из 9-ти не стартуют.

Но это пол-беды. 2 из них требуется перепрошивать каждый раз по-новой, т.е. там портится программа во FLASH.

Может у кого было что-то подобное? Расскажите как бороться!

Добрый день.

Была подобная фигня со слетом флешь (вернее только скратч области) в Ф120. Поставил защитные диоды (на одном образце поставил варисторы) по питанию и пока все нормально (да само собой LC фильтры по питанию стоят и монитор сброса по пониженому напряжению внешний). Фигня происходила при резком включении 50 ватного паяльника.


Удачи.

У меня тоже был глючек с зависанием:
при старте контроллер не всегда прыгал на main(), а попадал кудато вне рабочего кода и
выполнял что-то там себедо одури.
Проблемма решилась добавлением в проект файла инициализации контроллера - STARTUP.A51

C2D(P2.0) & C2CK(/rst) не висят в воздухе?

Висели. С2D и щас висит, а C2CK посадили на супервизор ресета (после чего, собсна, все и прекратилось). Думаете на C2D может бяка прилететь при включениях/выключениях?

Уточните схему в части супервизора. Я использую для C8051F31X рекомендации из C8051F31x-DK.pdf (это схема на стр.10 из C8051F31X DEVELOPMENT KIT USER’S GUIDE). Пока все работало на множестве MCU без замечаний, правда при очень медленном нарастании питания UDD при включении не испытывал.

А мы столкнулись с плохим запуском кварца. При применении дорогих немецких кварцев картина улучшалась. "Фефект" с наружи выглядел следующим образом: при температурах от 10-15 гр. выше нуля все устройства работали стабильно, но при понижении температуры окр. среды ниже этого предела запуск становился нестабильным. Встречался на выставке с ребятами из SiLabs (спасибо ЭФО Спб! ) Посидели, пообсуждали.....те предложили разобраться-поиграться с битами конфигурирования внешнего кварца. Млин...помогло
сейчас проблем не испытываем

Схема простая - взят ADM1818 и посажен: 1-ой ногой на !RST\C2CK, 2-ой на на питание камня (+3,3), 3-ей на землю. Таким образом, пока питание на станет стабильно выше +2,7В, ресет замкнут.

То есть проблема окончательно решены?
В Data Sheet на C8051F310 есть раздел 9.2. Power-Fail Reset / VDD Monitor, там вроде даны рекомендации. Кроме этого есть и на русском аналогичные, только для C8051F320. Это раздел 10.2. Сброс при исчезновении питания (Power-fail Reset – PFR)/Схема слежения за напряжением питания, начиная от стр.100. Это в файле C8051F32x-rus.pdf что на http://www.electrosnab.ru/silabs/pdf/RUS/C8051F32x-rus.pdf . Кстати, ЕлектроСнаб очень крут по части Silabs, т.е. по поддержке разработчиков (есть ли лучше сайты).
Желательно знать результаты Ваших испытаний в части программного контроля VDD Monitor в сравнении с аппаратным решением на ADM1818.

Вот что мы делали при инициализации:
void RESET_Init (void)
{
int i = 0;
PCA0MD = 0x00; // Инициализировать Watchdog (step1)
PCA0CPL4 = 255; // Инициализировать Watchdog (step2)
VDM0CN = 0xC0; // Монитор питания включить и .
for (i = 0; i < 1000; i++); // Wait 100us for initialization
RSTSRC = 0x06;
}
Но есть одна поганя тонкость: для нормальной работы монитора питания надо, чтобы питание наростало не медленнее чем за 1 мс. Если медленнее - рекомендуется использовать супервизоры питания или ресета. Что и подтвердилось у нас во всей красе.
После установки ADM1818 проблема кончилась, что подтвердили многочисленные испытаия.

В Data Sheets для C8051F310 и C8051F320 (сейчас нами используются обе) по поводу Power-On Reset и времени нарастания питающего напряжения VDD написано несколько по разному (хотя эти чипы в части питания вроде близки ???). Создается впечатление, что для F320 вовсе нет проблемы с maximum VDD ramp time is 1 ms . Так ли это и для F320?
Ниже выдержки из описаний:

9.1. Power-On Reset (F310)
During power-up, the device is held in a reset state and the /RST pin is driven low until VDD settles above VRST. A delay occurs before the device is released from reset; the delay decreases as the VDD ramp time increases (VDD ramp time is defined as how fast VDD ramps from 0 V to VRST). Figure 9.2. plots the power-on and VDD monitor reset timing. The maximum VDD ramp time is 1 ms; slower ramp times may cause the device to be released from reset before VDD reaches the VRST level. For ramp times less than 1 ms, the power-on reset delay (TPORDelay) is typically less than 0.3 ms.

10.1. Power-On Reset (F320)
During power-up, the device is held in a reset state and the /RST pin is driven low until VDD settles above VRST. A Power-On Reset delay (TPORDelay) occurs before the device is released from reset; this delay is typically less than 0.3 ms. Figure 10.2. plots the power-on and VDD monitor reset timing.