Может кто видел умножители 64бит целых знаковых и беззнаковых чисел.
Или какое-нибудь законченное решение откуда его можно выдрать.
язык Verilog-2001.

Был бы очень благодарен.

чесно говоря есть 32 разрядный можно былобы его немного расширить,
но за такой код убить мало, ничего не понятно
не хочется изобретать велосипеды
и кроме того похоже на умножение столбиком какое-то

Такой вариант устроит?


Если надо со знаком дописать signed.

Только вот разные синтезаторы директивы signed/unsigned по разному жуют, надо в доке уточнять.

А что насчет быстодейсвия?

Каждый уважающий себя инженер должен хотя бы один раз в жизни изобрести свой собственный велосипед. Это, я Вас смею заверить, очень полезно с точки зрения познания глубинной сущности вещей.

И позвольте спросить, что это за пренебрежительное отношение к умножению в столбик? Пусть меня поправят если я ошибаюсь, но насколько мне известно, большинство существующих в мире алгоритмов умножения базируются как раз на методе умножения в столбик! Все эти алгоритмы Бута, деревья Уоллеса, матричные алгоритмы - все это ни что иное как алгоритм умножения столбиком, только вид в профиль. Я сейчас не говорю про совершенно безумные методы, те что например базируются на алгоритме БПФ, или на теоретико-числовых преобразованиях. Это отдельная песня и тема кандидатских работ.

Но это было лирическое отступление. А если возвращаться к нашим баранам, то как верно было замечено в предыдущем посте, что Вы скажете насчет быстродействия? Или если немного развернуть этот вопрос, то оптимизированный по какому критерию умножитель Вам нужен? По занимаемым ресурсам или быстродействию?

Каков вопрос таков ответ
Симплифи, при соблюдении некоторых условий, синтезирует вполне быстрый умножитель. В квартусе, если надо быстрый, то без lpm_mult не обойтись. Может есть и более удачные варианты, я не встречал.

А если подойти к этой задаче несколько иначе...
Если в вашем случае разрядность 64 бита характеризует диапазон чисел, а не точность, то стоит подумать об уменьшении разрядности с последующим восстановлением для результата.
Бывают задачи, где надо оперировать числами от 150 (например) до 2 000 000 000 (тоже например). Но при этом требование к точности вычислений - 1%. Если подойти к задаче в лоб, то надо обрабатывать 32 бита, хотя 8 бит вполне достаточно.
Я к тому, что можно на лету определять порядки множителей, умножать только мантиссы в пределах заданной точности и восстанавливать порядок для результата.
Таким образом, можно выйграть и в скорости, и в расходе ресурсов, не проигрывая в заданных параметрах точности.

У меня сложилось впечатление, что любой нормальный синтезатор превратит конструкцию А*Б в lpm_mult (или что-то аналогичное из поддерживаемых вендором библиотек), которую квартус имплементирует наиболее эфф.образом - это для альтеры, для ксайлинкса не знаю. Делать умножитель ручками имхо не имеет смысла. Можно лишь побороться за конвейер для повышения тактовой.

...


Забыл написать. Говоря про быстрый умножитель, я имел ввиду умножитель с конвейером.

P. S. почему-то нет кнопочки "изменить" ...

Чтобы Synplify синтезировал умножитель с конвеером, надо в придеденный код добавить регистров на выходе, только тогда Synplify сможет растащить их в промежуточные точки не нарушая логику работы схемы

Если можна с этого места поподробнее. Как добавить регистров Синплифай мог разбросать??
Код в студию!!!

Например, для 3-ступенчатого конвеера:



и в "Imp Options" -> "Options" разрешить "Pipelining"

Например, для 3-ступенчатого конвеера:




Это точно так делается?? Где про это можно почитать??? Я сделал вашу схему и у меня просто умножитель и триггеры на его выходе. Синплифай в РТЛ схематике должен показывать что он разбросал схему или нет???

В ise есть файлик xst.pdf с примерами и описанием этих примеров,
а с сайта можно скачать только примеры
ftp://ftp.xilinx.com/pub/documentation/misc/examples_v7.zip

multipliers_3.v -- примир умножителя с конвейром

Нежелание или неумение читать документацию становится хронической болезнью начинающих(?) разработчиков. Специально для Вас за 1 минуту поиском слова "multiplier" в "Synplicity FPGA Synthesis User Guide" нашел Chapter 6: Design Optimization. Pipelining. И там все написано
А ведь есть еще и Reference guide

Да вы правы.. Стыдно

Чтобы заставить Synplify (Synplify Pro или Premier только) прооптимизировать схему его надо прижать - нарисовать желаемую частоту и поставить регистры на входе тоже (т.е. об'явить a и b reg и положить их внутрь always) чтобы он был вынужден уменьшать время между регистрами.