Рассчитываю схему одного устройства, где есть ПЛИС CoolRunner (I или II) на котором будет реализован счетчик (16 разрядный). По достижению счетчиком определенного значения на выходе ПЛИС должна появиться 1. Частота входного сигнала для счетчика 50 МГц.
Не оцените примерно минимальную задержку между входом последнего подсчитываемого импульса и установкой 1 на выходе ПЛИС? Реально получить 10-15 нс ?

да. в принципе, реально.
для точного ответа моделируйте пост-синтез с аннотацией задержек (ну например, вместе с sdf-файлом в ModelSim-e)

Входные данные:
ПЛИС: XCR3032-10VQ44, все элементы 16-ти разрядного счетчика при компиляции легли в один MacroCell, выходной перенос имеет фиксирующий триггер, входной тактовый сигнал подается на BUFG.

Результаты компилирования и моделирования на Xilinx ISE 8.1 SP3 таковы:
при Slew=SLOW Tdelay = 12.5 ns
при Slew=FAST Tdelay = 6.5 ns
Fmax = 95.2 MHz

где Tdelay - время задержки от фронта входного тактового сигнала до фронта выходного сигнала (переноса), а Fmax - максимальная частота работы 16-разрядного счетчика.

т.к. не была указана температура эксплуатации ПЛИС, то результаты моделирования получены в при установках по умолчанию (+25С). С повышение температуры Tdelay незначительно возрастет, а Fmax несколько снизится. Из опыта эксплуатации CoolRunner могу сказать, что ПЛИС с такой начинкой при входной частоте 50 МГц будет практически "ледяной".

Большое спасибо за ответ.

А что значит сигнал переноса (который выходной)? У меня планируется после каждого изменения содержимого счетчика сравннеие с определенным числом и выдача сигнала при их совпадении. Эта процедура внесет свой вклад в увеличение задержки?