А не подскажет кто, номер Xilinx AppNote где подробно описывается раскладка глобальных сигналов по кристалу? И еще попутно вопрос - какое максимальное количество управляющих линий буферами tristate в этом семействе?

Как ни это странно, но наверное такого AppNote'а не сушествует. Но в xapp342 (XPLA3 I/O Cell Characteristics) [http://www.xilinx.com/bvdocs/appnotes/xapp342.pdf] имеется рисунок подробно изображающий архитектуру всех связей в чипе CoolRunner на примере XCR3064, в том числе GCLK и Universal сигналы. (для меня остается загадкой, почему этого рисунка нет в описании самого CoolRunner'а ds012.pdf)

В данном докумете говорится, что в каждый FB (Functional Block) может одновременно подходить только 2 GCLK (по глобальным линиям) и 4 Universal сигнала (с предопределенным назначением: UCLK, URST, UPST, UOE). Universal сигналы формируются только в Functional Block из LCT7 (Local Control Term 7).
В ds012.pdf эту информацию (и подобную полезную информацию) можно обнаружить детально проанализировав входы конфигурируемых мыльтиплексоров.

Стоит также отметить и пользу UOE (Universal Output Enable) - в CoolRunner'е в пределах одного Functional Block возможно истользование только четырех LCT (LCT 0, 1, 2, 6) для формирования независимых OE. Если необходимо использование пяти различных OE в пределах одного Functional Block, то пятый OE формируется при помоши UOE.