В структуре CIC дециматора сначала идут каскады интеграторов. В связи с этим такой вопросец.
при реализации на FPGA как на счёт переполнения разрядной сетки в этих сумматорах?
Полная версия этой страницы: CIC фильтр
Форум разработчиков электроники ELECTRONIX.ru > Цифровая обработка сигналов - ЦОС (DSP) > Алгоритмы ЦОС (DSP)
В плис Xilinx приводится необходимая разрядность для сумматоров по формуле:
разрядность BMAX=ceil(N*log2(R*M)+B-1)
N - число секций ,
R - изменение скорости,
М - дифф. задержка,
В - входная разрядность.
по поиску смотреть www.xilinx.com --- CIC
разрядность BMAX=ceil(N*log2(R*M)+B-1)
N - число секций ,
R - изменение скорости,
М - дифф. задержка,
В - входная разрядность.
по поиску смотреть www.xilinx.com --- CIC
Цитата(DDA @ Jan 26 2007, 06:24) 
В структуре CIC дециматора сначала идут каскады интеграторов. В связи с этим такой вопросец.
при реализации на FPGA как на счёт переполнения разрядной сетки в этих сумматорах?
при реализации на FPGA как на счёт переполнения разрядной сетки в этих сумматорах?
Вот классику почитайте
http://slil.ru/23819610
Цитата(DDA @ Jan 26 2007, 06:24)
как на счёт переполнения разрядной сетки в этих сумматорах?
Никак. Не мешают они. Они потом при вычислении разности вымрут.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.