Пока я не очень врубаюсь - можно ли на одну шину к RM9200 вешать SDRAM (два чипа) и "нечто типа" SRAM (а на самом деле - ПЛИСка, просто пара банков у неё эмулируют 16-битную SRAM)?

В даташите что-то сказано про буферизацию, но как-то неконкретно (или я не туда смотрю).

Условия задачи:



И подзадачка: если шину SDRAM выводить на разъём для дополнительного расширения (возможного, в будущем), то как сие логичнее всего реализовать?

А как не крути шины адреса и данных единственные. SDRAM садится как можно ближе к камню, желательно с согласующими резисторами. Все остальное - через буфера. Буфером вполне может служить и FPGA. Образцы можно посмотреть здесь http://electronix.ru/forum/index.php?showtopic=15074

Взгляните на плату TS-7300

http://www.embeddedarm.com/epc/ts7300-spec-h.htm

не, делать из ПЛИС буфер слишком жирно будет. В схемах, что мне встречались, СДРАМ и параллельная флэш висели на одной и той же шине безбуферов

И ещё - я так понимаю, всё туда же, на ту же шину, вешается и CompactFlash. И тут уже без буфера не обойтись никак, ибо разъём. Я правильно понял?

У меня в китайском кардридере (чип RTS5111) нет никаких буферов По стандарту, буферные схемы должны быть во "флэшке", так как адрес защёлкивается на одной шине с 8-ю младшими битами данных

Ну да, EPM3064 стоит сумасшедших денег
А если на борту FPGA, так отгрызть кусочек под буферирование, вообще ничего не стоит.

Ну если что-то одно, так пережить можно. Но вообще SDRAM вещь чуствительная, и садить лишнюю емкость на шину ей не пойдет на пользу.

речь идёт не о кардридере (кстати, то, что он китайский, не делает его эталоном качества ), а о довольно сложном устройстве с высокочастотной параллельной шиной




а у EPM3064 хватит ног, чтобы сделать буфер на 64 сигнала (адреса + данные), плюс два управляющих (#CS и #DIR)?

Кусочек от ПЛИС отъедается, быть может, и не большой - но при этом отъедается некисло пинов. А пины мне нужны.

С дургой стороны, два корпуса программируемой логики ставить на небольшую плату как-то не комильфо... хмм... я подумаю.

Вы в числе прочего говорили и про CF. Вот файл:

и что же я там вижу?... буферные микросхемы!

Именно - со стороны флэшки.

Да разве?

Ладно, допустим. Но это не отменяет необходимость ставить буфер на системную шину - у неё нагрузочная способность весьма далека от бесконечной

3064 выпускаеться и в 100 ножечном корпусе. Может и на все и не хватит, но 32 и 32 получится.
С другой стороны. А нафига выводить наружу сразу все адреса? Блока в 64К не хватит? Вот и сокращение ног адреса вдвое. Можно по идее и шину данных урезать. Как замену можно поставить шинники, но они явно займут больше места. Посмотрите по ссылке, там был контроллер с FPGA - развязка на двух 16-разрядных шинниках.(У себя этот документ найти не могу )
Но основная идея остаеться неизменной - главный обмен со SDRAM, с согласованием и выравниванием дорожек. Если требуется что-то еще - отводим через шинник, а дальше разворачиваемся во всю мощь. Иначе емкости, наводки и отражения в шине будут непредсказуемы.

Есть такая штука - Altera Excalibur - там все уже сделано. SDRAM отдельно, мосты к ПЛИС отдельно, ARM9 отдельно, и все на одном кристалле. Правда архитектура ПЛИСы довольно древняя.

Кст, насчёт терминирования шины. В Spartan-3 есть модуль DCI. И его можно включить для логики ЛВКМОП_3.3. Это, по-идее, как раз для терминирования линии - но я смотрю на схему этого DCI и вижу резистор, включённый последовательно...

Или я неправильно понимаю термин "выравнивание импедансов"?

ну насчет отражений и паразитных емкостей надо считать и строить на ibs моделях протототип а потом смотреть что получится