Прочитал следующее http://www.xilinx.com/xlnx/xil_ans_display...eceihdffhdfjf.0
Создал bin файл с соответствующей опцией и последний получился значительно меньше.
Далее попробовал загрузить его через МК в Spartan3 в режиме SerialSlave
Однако с ходу ничего не вышло.
Вопрос - Есть ли отличия при загрузке сжатого битстрима в отличие от несжатого?
Полная версия этой страницы: Xilinx и сжатие конфигурационного битового потока
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Все как всегда - поспешишь насмешишь.
Все работает как положено. Просто в созданном сжатом bin файле MSB был 7 битом
А в предыдущем был 0 битом.
Все работает как положено. Просто в созданном сжатом bin файле MSB был 7 битом
А в предыдущем был 0 битом.
Для Spartan-II я отличий не обнаружил, когда применял сам. Ссылка, которую вы указали на Spartan-3 в явном виде не распростроняется, поэтому посмотрите на вот такой документ: [http://direct.xilinx.com/bvdocs/userguides/ug332.pdf] (Spartan-3 Generation Configuration User Guide) - Spartan -3A, Spartan-3E, and Spartan-3 FPGA Families (with ISE 8.2.03i Design Examples). Может этот документ Вам поможет.
Часто при загрузке полупустой не сжатой прошивки в ПЛИС, не требуется дополнительных 8 CCLK для Startup Sequence, поэтому про эти 8 импульсов часто забывают - может это как раз Ваш случай ?
Все может быть, но если я правильно помню, в обоих случаях MSB для *.bin файла в архитектуре x86 является D7.
Часто при загрузке полупустой не сжатой прошивки в ПЛИС, не требуется дополнительных 8 CCLK для Startup Sequence, поэтому про эти 8 импульсов часто забывают - может это как раз Ваш случай ?
Цитата(Skorp @ Feb 1 2007, 11:00) 
Просто в созданном сжатом bin файле MSB был 7 битом
А в предыдущем был 0 битом.
А в предыдущем был 0 битом.
Все может быть, но если я правильно помню, в обоих случаях MSB для *.bin файла в архитектуре x86 является D7.
А как Вы в контроллере реализовывали алгоритм "разжатия" потока. Вообще, насколько я понимаю вопрос, аппаратно этот алгоритм реализуется не в ПЛИС, а только в старших микросхемах семейства платформ FLASH.
Цитата
А как Вы в контроллере реализовывали алгоритм "разжатия" потока. Вообще, насколько я понимаю вопрос, аппаратно этот алгоритм реализуется не в ПЛИС, а только в старших микросхемах семейства платформ FLASH.
Вот и я так думал аж до сегодняшнего дня. Я даже архиватор специально нарисовал. Но эксперимент убедительно доказал - если применять сжатие согласно указанной рекомендации ПЛИС сама прекрасно справляется с расжиманием
Просто этот механизм сжатия, как я понял, эффективен только в случае полупустой ПЛИСы.
Цитата
Ссылка, которую вы указали на Spartan-3 в явном виде не распростроняется,
Отчего же не распространяется? Там ведь указано следующее:
Цитата
Architectures: Virtex, Virtex-E, Virtex-II, Virtex-II Pro, Spartan-II, Spartan-IIE, Spartan-3
А вот что касается дополнительных клоков - так у меня работает без оных как в случае полной прошивки так и в случае сжатой.
А что касаемо MSB, LSB так в bin файле со сжатием заголовок FFFF FFFF AA99 5566h, а в bin файле без сжатия FFFF FFFF 5599 AA66h
Ну и тд
Ну и тд
Цитата(Skorp @ Feb 1 2007, 12:22)
А что касаемо MSB, LSB так в bin файле со сжатием заголовок FFFF FFFF AA99 5566h, а в bin файле без сжатия FFFF FFFF 5599 AA66h
Ну и тд
Ну и тд
Очень интересно, а какая у вас версия среды разработки ? (Я пока с таким не сталкивался, но ведь явно прийдется)
Цитата
Architectures: Virtex, Virtex-E, Virtex-II, Virtex-II Pro, Spartan-II, Spartan-IIE, Spartan-3
Тут извиняюсь - Spartan-3 не заметил - совсем ослеп на молодости лет.
Среда ActivHDL а база Xilinx ISE 7.1i
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.