Нужно описать сумматор с переносом старшего разряда результата в carry in. Комбинационный.
Проблема такая: описание сумматора выглядит следующим образом:



Это понимается синтезатором(ISE7.1), находится и синтезируется соответствующий "adder carry in". Но при behavioral моделировании состояние выхода всегда неопределенно, что вобщем-то понятно. Как это можно обойти?

Попробуйте почитать XST.pdf и написать так:


library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity adders_4 is
port(

A,B : in std_logic_vector(15 downto 0);
CI : in std_logic;
SUM : out std_logic_vector(15 downto 0);
CO : out std_logic);
end adders_4;

architecture archi of adders_4 is
signal tmp: std_logic_vector(16 downto 0);
begin

tmp <= conv_std_logic_vector((conv_integer(A) + conv_integer( B ) + conv_integer(CI)),17);
SUM <= tmp(15 downto 0);
CO <= tmp(16);

end archi;


Может поможет

Большое спасибо! Действительно помогло.