Код
module adder(
clock,
in1,
in2,
out
);
input clock;
input [7:0] in1;
input [7:0] in2;
output [7:0] out;
reg [7:0] out;
always @(posedge clock)
begin
out <= in1 + in2;
end
endmodule
clock,
in1,
in2,
out
);
input clock;
input [7:0] in1;
input [7:0] in2;
output [7:0] out;
reg [7:0] out;
always @(posedge clock)
begin
out <= in1 + in2;
end
endmodule
синтезю, и что же? 16 LE! При этом 8 LE - сам сумматор, а ещё 8 - регистры на его выходах.
Странно, вроде бы, судя по даташиту, в одной LE должны сочетаться arithmetic mode и триггер на выходе...
Попробовал играться семействами (чисто из интереса, нужно-то для acex'а всё равно): для некоторых так и остаётся 16 LE, для других (например, stratix и cyclone) - получается 8.
В чём тут "собака порылась"?
PS: квартус - 6.0 web edition
