Ситуация следующая:

Есть проект на языке VHDL, его функция - обмен по шине PCI. Используется для программирования XC95144XL, все работает без вопросов.

Сейчас разрабатываю новое устройство, только на базе XC2S100. Использую тот же проект VHDL в части обмена по шине PCI, но тут возникли проблемы, видно что что то считыватся из усройства, но не все, а запись в устройство похоже не проходит.

Есть чтоли какие-то особенности в программировании Spartan2, сам алгоритм обмена описан вроде правильно и ведь работат в XC95144XL.

для HDL имхо всё равно под Spartan иль под CPLD (конечно есть несинтезабельные конструкции, но раз у Вас всё собирается...) тут может быть только один совет "осцил в зубы и по пинам".
я так понимаю у Вас реализован слейв по IO?

А моделировать пробовали или считаете это пустой тратой времени?

да так и есть

да конечно моделировал, только чтоб все было нормально разделил двунаправленную шину PCI на входную и выходную, чтоб видно было что записывается и что считывается.

Это как? И временное моделирование делали? И задержки с предустановками в соответствии со спецификацией задавали?

Устройство в списке обнаруженных появляется? Чтение/запись конфигурационного пространства в железе и в модели работает? Какие еще команды PCI используются? Каков результат их выполнения в железе и в модели?

Надо, однако, сразу было заметить, что телепаты в бессрочном отпуске!

ну раз IO и то выводите на пин hit по записи в порт и смотрите осцилой

на входной шине данных выставлял нужные уровни сигналов, которые нужно записать в конфигурацию, а на выходной шине данных смотрел результат считанный из регистров конфигурации.

Само устройство только выполняет команды чтение/запись конфигурации и чтение/запись данных.

Вобщем есть такая прога, ее запускаешь и появляется список устройств с характеристиками. и мое устройство там тоже отображается, но не вся информация о конфигурации, которая забита константами в определенные адреса считана верно.
Вот небольшой примерчик того что получается:

при первом запуске:
Device ID 1000
Vendor ID A400

при последующих запусках:
Device ID 006E
Vendor ID 00C1

Device ID задан константой 10EE (xilinx)
Vendor ID задан константой A4C1

регистр Command считывается по нолям, хотя в младший бит должна записываться '1'.

в регистр адреса тоже похоже не проходит запись.

из остальных регистров конфигурации информация считывается правильно.

-----------------------------------------------------------------------------------------------------------------------
Еще хочу узнать есть ли какие-нибудь программки тестовые для PCI устройств, где бы можно было уже конкретно увидеть что выполняется, а что нет, вручную позадовать режимы

Я Вам настоятельно советую - напишите тестбенч нормальный (пока хотя бы только запись/чтение конфигурационного пространства) и наверняка все сразу станет ясно. Можно конечно, и осцилом результата добиться, но ИМХО - это путь более длинный - сначала добейтесь, чтобы правильно работала логическая, а затем и временная модель.

в том то и дело тестбенч есть все работает, и в микросхеме XC95144XL все работает, а в XC2S100 работать не хочет почему-то

Так бывает, конечно, но очень редко. Скорее всего имеющаяся модель не соответствует реальности - что-то там не учтено. Попробуйте взглянуть на нее критически, задействуйте весь потенциал паранойи, который у Вас имеется. Модель должна быть реальной - все, что Вы писали про разделение входа и выхода на трехстабильных шинах должно быть исключено. При моделировании Master'а нужно еще и арбитра описывать и тупой Таргет.

Судя по симптомам, у вас не в порядке временнЫе параметры.
Тактовая на шине PCI какая? Если 66 МГц, то добиться устойчивой работы на 2-м спартане проблематично. Я не знаю, как у вас реализована реакция на TRDY/IRDY, но в ядре от Xilinx от их состояния зависит, защелкивать ли в выходных триггерах новые данные или оставить старые, при этом для шины 33 МГц на принятие решения отводится 6 нс, а на 66 МГц соответсвенно 3 нс. (В даташите на ядро написано, что сопрячь Спартан-2 и 66 МГц непросто.)
Совет: возьмите констрейн от готового ядра, посмотрите как там заданы временнЫе спецификации (у ядра от Xilinx их около десятка), и сделайте у себя похоже. И забудьте про 66 МГц (хотя бы на первое время).

Добавлю к предыдущим высказываниям еще немного по существу:

архитектуры CPLD и FPGA все таки достаточно сильно отличаются, и напрямую переносить VHDL код зачастую не удается. В данном случае, думаю, это связано с триггерами IOB, которые нужно обязательно использовать в FPGA для PCI дизайнов - у CPLD их нет, но у них проще ситуация с входной/выходной времянкой.

Если проект не оптимизирован под IOB, то вся времянка может сильно "поплыть", с непредсказуемым результатом для наблюдателя. По устраненении данного несоответствия, возможно придется искать что-либо еще.

Здравствуйте!

Есть программа WinDriver от JUNGO, сейчас кажется 9 версия.
Я пользовался 7 и 8 версиями, мне понравилось. Лекарство можно найти.

Очень удобно для отладки плат PCI.
Можно читать и изменять конфигурационные регисты, и записывать и считывать данные с памяти и I/O

все разобрался с этим делом, оказалась всеголишь банальная монтажная ошибка, но сходу не заметная)

всем спасибо за советы, помогло)

еще хочу узнать для ликбеза: при разведении проекта в кристалле выходные буферы сами формируются или их нужно задавать при назначении контактов?

Буферы формируются сами, если не нужно что-то специальное, например, LVDS.
В UCF-файле можете указать параметры буфера (стандарт, силу драйвера, скорость нарастания и т.д.)

Здравствуйте знатоки логических кристаллов!
У меня возникла проблемка...Отладил проект pci контроллера(target, 33 Мгц) на 2 Спартане (200тыс) в корпусе TQ-144. Приобрел новую отладочную плату с такой же плис ( но корпус FG456), зашил в нее свой проект, вставил в pci слот и комп висит мертво...В чем проблема? Подскажите чем лечится, если нужно, могу выслать на мыло текст проекта на VHDL.

А не пробовали проделать синтез, трассировку заново, но для корпуса FG456

Когда прошивал корпус FG456, то создал новый проект и проделал всё снова... Если бы было всё так просто
Вообще, как от способа разводки платы, типа корпуса плис, зависит работа pci контроллера? И получается для каждого варианта разводки (перевыпуска) платы придется отлаживать проект заново? И от jtaga на плате не избавиться?

Проверьте соответствие назначения контактов ПЛИС разводке платы, а также наличие соединений между контактами ПЛИС и PCI разъемом (так как корпус BGA тут jtag можно использовать).
Для поиска причины виса Вам могут помочь: аппаратный PCI-анализатор, продвинутая POST-карта, логический анализатор, осциллограф. Еще лучше попробовать выполнить временнОе моделирование проекта с учетом требований спецификации по задержкам и предустановкам.
Если на проект грамотно заданы ограничения и проект в них укладывается, то при адекватной разводке платы (выполненной в соответствии с требованиями спецификации) от типа корпуса ничего зависеть не должно.
Еще один момент - проверьте имеется ли питание ПЛИС (на некоторых старых платах на разъеме PCI отсутствует 3.3 В), хотя к зависанию это не должно вроде приводить.

Проверял назначение контактов плис разводке платы(pinout report), соответствие полное, правда в ISE случается так, что последнюю ножку закрепить не удастся
Подскажите, как грамотно осуществить временное моделирование и какую лучше программу использовать, желательно доступную бесплатно.
У меня две отладочные платы со 2 спартаном производства Memec и Digilent, одна с корпусом TQ144, другая FG456(DS-KIT-2s200). Так вот, в TQ144 все работает, а в FG456 пришлось с времянкой поиграться...
Насчет 3,3 вольт, они присутствуют, соответствующие светодиоды на плате горят