Подскажите, пожалуйста, как подключить сгенерированные edn файлы для ICON и ILA к VHDL коду в ISE 6.3. Core inserter очень неудобный, гораздо удобней было бы подключать шины в vhdl не заботясь об обрезании неиспользуемых сигналов и не тыкая по сто раз мышкой по сигналам.

Как black box . Для примеров в генераторе поставь галочку на последней странице generate examples.

Согласен про неудобство Inserter'а, но он хорош тем что вставляет после синтеза. Может быть это меньше влияет на результат. Т.е. FPGA с субдж. и без меньше отличаются. Мои домыслы. Сам вставляю ручками.

-------------- В главном модуле------------------------------------

icon i_icon
(
.control0(control0)
);

ila i_ila
(
.control(control0),
.clk(clk200),
.trig0({read_strobe, write_strobe, out_port})
);

-------------------------- отдельно---------------------------------

module icon
(
control0
);
output [35:0] control0;
endmodule

//-------------------------------------------------------------------
module ila
(
control,
clk,
trig0
);
input [35:0] control;
input clk;
input [9:0] trig0;
endmodule

Спасибо за ответ! Но все равно вопросы остались. Мой ISE (WebPack использую) ругается, когда больше одного edn файла подключено, если подключен edn файл ILA, ICON тоже ведь следует подключать?

это надо подключать после синтеза !!, т.е. при синтезе это блек бокс, а маперу указать где лежат макросы.
После этого все залетит.