Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: warning в WebPack
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Shumok
Я пока только учусь работать с WebPakom. Помогите разобраться.
В отчете синтеза выдаются сообщения:
Xst:2185 - "scr_new.vf" line 54: Possible simulation mismatch on property <IBUF_DELAY_VALUE> of instance <XLXI_4> set by attribute.
WARNING:Xst:2185 - "scr_new.vf" line 54: Possible simulation mismatch on property <IFD_DELAY_VALUE> of instance <XLXI_4> set by attribute.
WARNING:Xst:2185 - "scr_new.vf" line 54: Possible simulation mismatch on property <IOSTANDARD> of instance <XLXI_4> set by attribute.

IOSTANDARD в UCF файле прописал = LVTTL. Что еще надо?
CodeWarrior1241
Цитата(Shumok @ May 23 2007, 06:59) *
Я пока только учусь работать с WebPakom. Помогите разобраться.
В отчете синтеза выдаются сообщения:
Xst:2185 - "scr_new.vf" line 54: Possible simulation mismatch on property <IBUF_DELAY_VALUE> of instance <XLXI_4> set by attribute.
WARNING:Xst:2185 - "scr_new.vf" line 54: Possible simulation mismatch on property <IFD_DELAY_VALUE> of instance <XLXI_4> set by attribute.
WARNING:Xst:2185 - "scr_new.vf" line 54: Possible simulation mismatch on property <IOSTANDARD> of instance <XLXI_4> set by attribute.
IOSTANDARD в UCF файле прописал = LVTTL. Что еще надо?

Possible simulation mismatch получается когда происходит generic/attribute конфликт за первенство (precedence). Где-то constraint выставляется дважды... Если я правельно понимаю, Вы делаете design как схему, а потом превращаите в Verilog... Приведите схему с символом, или .vf файл который ISE делает, вместе с .ucf файлом.
Shumok
#PACE: Start of Constraints generated by PACE
#PACE: Start of PACE I/O Pin Assignments
NET "Clk" LOC = "B4" | IOSTANDARD = LVTTL ;
NET "Data" LOC = "C4" | IOSTANDARD = LVTTL ;
NET "Enable" LOC = "A5" | IOSTANDARD = LVTTL ;
NET "Int" LOC = "B5" | IOSTANDARD = LVTTL ;
NET "Psp" LOC = "A6" | IOSTANDARD = LVTTL ;
NET "Q" LOC = "A4" | IOSTANDARD = LVTTL ;
#PACE: Start of PACE Area Constraints
#PACE: Start of PACE Prohibit Constraints
#PACE: End of Constraints generated by PACE
CodeWarrior1241
Цитата(Shumok @ May 24 2007, 08:07) *
#PACE: Start of Constraints generated by PACE
#PACE: Start of PACE I/O Pin Assignments
NET "Clk" LOC = "B4" | IOSTANDARD = LVTTL ;
NET "Data" LOC = "C4" | IOSTANDARD = LVTTL ;
NET "Enable" LOC = "A5" | IOSTANDARD = LVTTL ;
NET "Int" LOC = "B5" | IOSTANDARD = LVTTL ;
NET "Psp" LOC = "A6" | IOSTANDARD = LVTTL ;
NET "Q" LOC = "A4" | IOSTANDARD = LVTTL ;
#PACE: Start of PACE Area Constraints
#PACE: Start of PACE Prohibit Constraints
#PACE: End of Constraints generated by PACE

Это не может быть все что есть. Вы выставляете IFD_DELAY_VALUE в UCF?
Rendom
Цитата
Это не может быть все что есть. Вы выставляете IFD_DELAY_VALUE в UCF?


Не соглашусь, это без проблем может быть полным файлом ограничений, т.к. любые атрибуты схемного элемента, а верхний уровень иерархии расматриваемого проекта именно схемный, возможно прописать напрямую в компоненте по двойному щелчку мышки на элементе.
CodeWarrior1241
Цитата(Rendom @ May 24 2007, 13:04) *
Не соглашусь, это без проблем может быть полным файлом ограничений, т.к. любые атрибуты схемного элемента, а верхний уровень иерархии расматриваемого проекта именно схемный, возможно прописать напрямую в компоненте по двойному щелчку мышки на элементе.

Согласен, но такое впечатление что у человека противоречие в атрибутах - к этому я и клоню. Где-то атрибут выставляется дважды.
Shumok
Атрибуты выставляю в схематике.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.