Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Еще одно синтезируемое RISC-ядро под Altera
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Системы на ПЛИС - System on a Programmable Chip (SoPC)
Stewart Little
The Total CPU (TCPU)

"It is easily realizable and easily modified RISC processor mainly aimed for implementation in FPGAs. The key feature of this CPU is that its command set does not dependent upon data word width, and, therefore, minimal modifications are required for code reuse. The CPU is completely realized on Verilog-2001 and easily expanded to include additional modules and commands. TCPU doesn’t require a lot of FPGA resources. For example, minimal 12-bit realization on Cyclone FPGA (Altera) requires 167 LCs, 32-bit realization – 314 LCs."
AnubiX
Спасибо за инфу!
Приветствуем очередного задохлика в мире процессоров.
SunnyDevil
Цитата(AnubiX @ Jun 18 2007, 14:43) *
Спасибо за инфу!
Приветствуем очередного задохлика в мире процессоров.

Точно задохлика. У него нет ни одной команды условного перехода, правда и безусловного тоже...
vmp
Цитата(SunnyDevil @ Jun 18 2007, 16:50) *
Точно задохлика. У него нет ни одной команды условного перехода, правда и безусловного тоже...

Ну и что? Достаточно того, что PC лежит в общем регистровом пространстве, так что вместо перехода будем использовать арифметику с PC.
То, что про прерывания ещё ничего не придумано - это хуже. И компилятор Си пока не написан.
des00
Цитата(vmp @ Jun 18 2007, 08:06) *
Ну и что? Достаточно того, что PC лежит в общем регистровом пространстве, так что вместо перехода будем использовать арифметику с PC.
То, что про прерывания ещё ничего не придумано - это хуже. И компилятор Си пока не написан.



The TCPU has a register-based interrupt system, which is this: when the interrupt comes, the contents of the PC and RG1 are interchanged causing jump to the interrupt vector and at the same time saving the PC. The flags should be saved and restored before exit by interrupt handler procedure. So, in TCPU RG1 must contain a valid interrupt vector before enabling interrupts. Returning from interrupts is implemented in TCPU as a MVRC command with bit 3 of CND field set to 1. In further versions the interrupt system will use register windows

но вообще по сабжу, думаю что лучше расширить шину даных у пикоблейза до 32 бит и получиться проц той же функциональности что и этот, а к нему уже и симуляторы и компиляторы есть.
RobFPGA
Приветствую!

Эх где бы нормальный сишный компилер найти на все эти чудо процесоры?

Удачи! Rob.
vetal
www.cs.princeton.edu/software/lcc smile.gif
KirillS
Цитата(vetal @ Jun 19 2007, 10:54) *
www.cs.princeton.edu/software/lcc smile.gif

...и сделать ему backend по принципу "сделай сам". Что, поскольку архитектура процессора не похожа на уже поддерживаемые lcc - непросто.
Вопрос у меня: lcc a не GNU's gcc - потому что lcc проще (слегка офтоп)
vetal
Цитата(KirillS @ Jun 20 2007, 15:38) *
...и сделать ему backend по принципу "сделай сам". Что, поскольку архитектура процессора не похожа на уже поддерживаемые lcc - непросто.
Вопрос у меня: lcc a не GNU's gcc - потому что lcc проще (слегка офтоп)

для него есть подробное описание на том же сайте, при желании можно портировать.
архитектура рассматриваемого образца - обычный регистровый проц, который мало чем отличается от xr16, mips.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.