Цитата(Victor® @ Jul 2 2007, 11:20)

Насколько я помню по MAX+PLUS II, да и вообще по Altera - то глобальный клок может идти только с пина (по крайней мере для CPLD). ...
Извините, забыл указать, что работаю с FPGA - EPF10K30. Если интересно, цитата из даташита:
FLEX 10K devices provide six dedicated inputs ... . These signals use dedicated routing channels ... . Four of the dedicated inputs drive four global signals. These four global signals can also be driven by internal logic, providing an ideal solution for a clock divider or ... .Цитата(Victor® @ Jul 2 2007, 11:20)

А вообще - такая практика пагубна... используйте одну тактовую, ...
Не могли бы Вы объяснить, что плохого в делении частоты на кристалле или в использовании более одной тактовой...
Делю частоту, чтобы загрубить временные выдержки - уменьшить разрядность счетчиков, иначе проект не полезет в кристалл. Это старая разработка, которую понадобилось "поддержать" в соответствии с новыми условиями, отсюда и EPF10K30.
Цитата(Victor® @ Jul 2 2007, 11:20)

... используйте одну тактовую, а выход этого триггера подавайте на Enable остальной части схемы
Не понял, какой триггер Вы имеете ввиду. Не могли бы пояснить?
Цитата(sazh @ Jul 3 2007, 11:43)

Скажу крамольную вещь. Отключите на время разработки проекта Design Doctor.
Ведь 90% его сообщений, это констатация того или иного положения дел, не влияющих на работоспособность проекта. И за морем этих повествований можно пропустить действительно существенное замечание.
А вот по окончании можно и включить. (Хотя этого я не делал).
Попробую, спасибо. Включу его в конце, после отладки всех модулей по-отдельности и отладки всего проекта целиком.